从3D NAND工艺选型聊起：为什么FG Cell坚持用更慢的Two Pass编程？
从3D NAND工艺选型看存储器件设计的工程哲学
在存储芯片设计的微观世界里，每个技术决策背后都隐藏着精妙的工程权衡。当我们聚焦于3D NAND闪存中浮栅(FG)单元坚持采用Two Pass编程策略这一现象时，实际上触及了半导体存储器件设计中最本质的命题——如何在性能、可靠性和成本构成的"不可能三角"中找到最优解。
1. 浮栅与电荷捕获单元的结构性差异
要理解编程策略的选择，首先需要深入到两种存储单元的物理本质。浮栅(FG)单元和电荷捕获(CT)单元虽然都用于存储电荷，但其物理结构和电荷保持机制存在根本性差异。
1.1 浮栅单元的结构特点
浮栅单元的核心是一个被氧化物完全包围的导电多晶硅层：
- 电荷存储机制：通过F-N隧穿注入电子，电荷存储在连续导体中
- 电场分布：电荷均匀分布在整个浮栅中，形成整体电势
- 干扰特性：相邻单元间存在明显的电容耦合效应
典型FG单元结构： [控制栅] -- [介电层] -- [浮栅] -- [隧穿层] -- [沟道]1.2 电荷捕获单元的结构创新
相比之下，电荷捕获单元采用了截然不同的设计理念：
- 离散存储节点：电荷被捕获在氮化硅(SiN)中的离散陷阱位置
- 局部电场效应：电荷分布不均匀，形成局部电势波动
- 干扰抑制：天然具备更好的相邻单元干扰(program disturb)抗性
2. 编程干扰：Two Pass策略的物理基础
编程干扰是NAND闪存面临的核心挑战之一，特别是在高密度3D结构中。FG单元由于自身的物理特性，在这方面面临更大挑战。
2.1 FG单元的干扰敏感性分析
在FG单元中，干扰主要来自三个方面：
- 电容耦合干扰：相邻单元间通过浮栅-浮栅电容耦合
- 背图案效应：已编程单元对后续编程单元的阈值电压影响
- 穿通效应：字线电压通过未完全关闭的单元影响相邻串
实验数据显示，在64层3D NAND中，FG单元的编程干扰可导致阈值电压偏移达300mV，而CT单元通常小于100mV。
2.2 Two Pass编程的干扰抑制机制
Two Pass策略通过分阶段编程有效降低了这些干扰：
| 干扰类型 | One Shot影响 | Two Pass改善 |
|---|---|---|
| 电容耦合 | 高 | 通过中间状态降低最终耦合 |
| 背图案 | 显著 | 分步编程减小单次电压步进 |
| 穿通 | 严重 | 减少高压脉冲持续时间 |
# 简化的Two Pass编程电压序列示例 def program_sequence(): first_pass_voltage = 12V # 粗调阶段 verify_first_pass() second_pass_voltage = 15V # 微调阶段 verify_final()3. 电荷保持特性的关键影响
除了编程干扰外，电荷保持特性也是选择编程策略的重要考量因素。FG单元在这方面的表现同样推动了Two Pass策略的采用。
3.1 FG单元的电荷损失机制
FG单元中的电荷损失主要通过以下途径发生：
- 隧穿层泄漏：特别是在高温条件下
- 界面态捕获：氧化物-硅界面缺陷导致的电荷 trapping
- 横向扩散：浮栅中电荷的横向迁移
3.2 Two Pass对电荷保持的优化
Two Pass编程通过以下方式改善了电荷保持：
- 更精确的Vth控制：减少过编程导致的隧穿场强
- 应力均衡：避免单次高压脉冲造成的介电层损伤
- 电荷分布优化：在浮栅中形成更稳定的电荷分布
4. 系统级影响与设计权衡
编程策略的选择绝非孤立决定，它会引发一系列系统级连锁反应，需要从整体存储系统角度进行评估。
4.1 对SSD主控设计的影响
Two Pass策略虽然增加了编程时间，但也为主控设计带来了某些优势：
- ECC需求：由于原始误码率降低，可适度放宽ECC强度
- 磨损均衡：更可预测的单元退化特性
- 读取干扰：改善的Vth分布减少读取干扰影响
4.2 性能与可靠性的平衡点
在实际工程中，选择Two Pass而非One Shot是基于以下关键参数的权衡：
| 参数 | One Shot优势 | Two Pass优势 |
|---|---|---|
| 编程速度 | ★★★★☆ | ★★☆☆☆ |
| 可靠性 | ★★☆☆☆ | ★★★★☆ |
| 制造成本 | ★★★☆☆ | ★★☆☆☆ |
| 寿命周期 | ★★☆☆☆ | ★★★★☆ |
4.3 未来工艺演进中的策略演变
随着3D NAND堆叠层数不断增加，两种策略也在持续演进：
- FG单元优化：新型高k介电材料降低干扰
- 混合编程策略：针对不同页面采用差异化策略
- 自适应电压调整：根据单元特性动态优化编程参数
在实验室环境中，已有研究展示通过机器学习算法优化Two Pass电压序列，可在保持可靠性的同时将编程性能提升30%。这种软硬件协同优化的思路，或许代表了未来存储器件设计的重要方向。