2026 年 5 月 25 日在上海举办的 IEEE 国际电路与系统研讨会上华为半导体业务部总裁何庭波的一场主旨演讲彻底引爆了全球半导体产业的讨论华为正式发布了全新的半导体演进原则 ——韬τ定律。一时间“华为挑战摩尔定律”“芯片行业要变天” 的讨论席卷全网。但当我们拨开舆论的迷雾会发现这并非一场 “新定律打败旧定律” 的对抗而是整个半导体产业在走到摩尔定律瓶颈后一次从 “空间缩微” 到 “时间缩微” 的范式转移。本文将从核心逻辑、技术路径、产业价值三个维度彻底拆解韬定律与摩尔定律的本质区别。摩尔定律半个世纪的 “空间缩微” 旧约要理解韬定律的颠覆性我们首先要回到那个统治了半导体产业 60 年的 “旧规则”—— 摩尔定律。1965 年英特尔联合创始人戈登・摩尔在一篇论文中提出了一个后来改变世界的观察集成电路上的晶体管数量大约每 18-24 个月就会翻一番。这个观察后来演变成了整个半导体产业的 “圣经”它的核心逻辑非常简单几何缩微。说白了就是把晶体管做得越来越小从微米级到纳米级从 14nm 到 7nm再到 3nm。把晶体管做小就能在同样的芯片面积里塞进更多的元件信号传输的距离就会更短芯片的性能就会更高、功耗就会更低、单个晶体管的成本就会越来越低。这就像城市规划里把房子、道路、车辆都按比例缩小这样同样大小的地块就能容纳更多的人口、更多的功能整个城市的效率自然就提升了。在过去的半个多世纪里这套逻辑完美运行芯片的性能每两年翻一番支撑了从 PC 到互联网从智能手机到 AI 的算力需求单个晶体管的成本持续下降让芯片从昂贵的实验室产品变成了人人都能用得起的消费电子整个产业链围绕这个规则形成了一套完美的协同光刻机厂商做更小的光刻机材料厂商做更小的材料设计厂商做更小的电路所有人都沿着这条路线前进。但到了今天这条路越来越走不动了。当制程逼近 2nm、1nm晶体管的尺寸已经小到了原子级别量子隧穿效应开始捣乱电子会不受控制地 “穿墙漏电”功耗和散热的问题越来越严重。更致命的是经济账一座 3nm 的晶圆厂建厂成本超过 200 亿美元一片 2nm 晶圆的报价超过 3 万美元单个晶体管的成本不仅不再下降反而开始上升。全球能玩得起先进制程的玩家从 20 年前的几十家缩到了今天的 3 家。摩尔定律不是死了而是它的红利已经快耗尽了。韬定律后摩尔时代的 “时间缩微” 新约当所有人都在纠结 “晶体管还能做多小” 的时候华为给出了一个全新的答案别再盯着尺寸了我们来盯着时间。这就是韬定律最核心的颠覆以 “时间缩微” 替代 “几何缩微”作为半导体产业演进的新指导原则。τ在物理学里代表时间常数也就是信号在系统里传播、响应所需要的基础耗时。过去我们提升性能的思路是把晶体管做小这样信号跑的距离就短了时间自然就短了。而韬定律的思路是我不纠结晶体管能不能做小了我直接把时间本身压缩了。这就像城市规划里房子已经没法再缩小了那我就重新规划城市的布局把经常往来的部门挪到一起把长距离的道路改短把拥堵的路口优化把换乘的环节去掉。最后你会发现房子的大小没变但是通勤的时间变短了整个城市的效率反而比把房子缩小提升得更快。技术原理四层全栈的时间压缩这个听起来有点抽象的 “时间缩微”华为把它拆解成了一套可落地的、全栈的优化体系从器件到系统四个层级协同优化把信号的时间常数 τ压到最低器件层物理底层的时间优化从最底层的晶体管入手优化晶体管的电阻、寄生电容从物理层面最大限度地压缩器件本身的时间常数打好基础。电路层逻辑折叠的路径重构这是韬定律最核心的技术 ——逻辑折叠LogicFolding。 传统的芯片电路是二维平面布局的信号要在平面上跑很长的距离才能从一个模块到另一个模块这就带来了大量的延迟和功耗。 而逻辑折叠就是把平面的电路“折叠” 成立体的把原本需要长距离横向走线的关键路径纵向叠起来上下层之间通过高密度的混合键合连接把信号的传输距离一下子缩短了 30% 以上。 举个例子原来信号要从芯片的左边跑到右边需要跑 10mm 的线现在把两个模块上下叠在一起信号只需要跑几微米时间一下子就压缩了。芯片层全栈协同的效率提升在芯片层面华为做了软件、架构、硅的全栈协同设计根据实际的工作负载动态调配指令流和数据流减少无效的计算和数据搬运把端到端的执行时间压到最低。 比如 AI 芯片里大部分的时间不是花在计算上而是花在数据搬运上华为通过优化把这些无效的时间去掉让芯片真正把时间花在计算上。系统层互连协议的重构到了系统层面华为重构了计算系统的互连协议推出了灵衢总线UnifiedBus实现了超节点的统一内存编址让不同芯片、不同节点之间的数据传输延迟从几十微秒压缩到了 100 纳秒一下子压缩了 500 倍。量产验证381 款芯片的实践证明韬定律不是实验室里的空想华为已经用 6 年的时间381 款量产芯片验证了这套理论的可行性即将在 2026 年秋天发布的新一代麒麟芯片首次采用了逻辑折叠架构在制程不变的前提下晶体管密度一下子提升了 53.5%CPU 核心的能效提升了 41%最高频率提升了 12.7%SRAM 的工作频率提升了超过 40%。这个提升幅度放在摩尔定律的路线里需要整整 3 年的制程迭代才能做到而华为在成熟制程上一步就做到了。华为的路线图显示到 2031 年基于韬定律的高端芯片晶体管密度将达到 1.4nm 制程的同等水平 —— 也就是说不用最先进的 EUV 光刻机不用 3nm、2nm 的制程华为就能通过时间缩微达到和 1.4nm 制程同等的性能。核心区别一场范式级的底层转移很多人会问韬定律和摩尔定律到底有什么不一样我们可以从六个维度把两者的区别彻底拆解清楚对比维度摩尔定律韬τ定律核心指标晶体管的几何尺寸单位面积的晶体管数量系统的时间常数 τ信号传播与响应的耗时技术路径几何缩微把晶体管越做越小通过缩小空间来压缩时间时间缩微通过全栈优化直接压缩时间不再依赖晶体管的无限缩小优化维度单一的器件层优化聚焦在晶体管本身的尺寸缩小全栈的多层级优化覆盖器件、电路、芯片、系统四个层级成本逻辑先进制程的成本指数级增长单个晶体管的成本已经停止下降成熟制程的成本可控通过系统优化提升性能成本仅为先进制程的几分之一适用场景适合单一芯片的性能提升适配智能手机时代的单芯片需求适合大规模的系统级性能提升适配 AI 时代的集群、异构计算需求产业门槛高度依赖先进的光刻机、材料、工艺全球只有少数玩家能玩不依赖最先进的制程设备通过设计、架构的创新就能实现性能提升门槛更低举个通俗的例子摩尔定律就像你要提升快递的效率就把快递盒越做越小这样一辆车就能装更多的快递效率就提升了。韬定律就像快递盒已经没法再小了那我就优化快递的路线把同城的快递直接点对点送去掉中转的环节把快递的配送时间从 3 天压缩到 1 天效率一下子就提升了。这就是两者最本质的区别摩尔定律是 “通过缩小空间间接压缩时间”而韬定律是 “直接压缩时间不再依赖空间的缩小”。不是替代而是接力后摩尔时代的协同演进很多人说韬定律是来打败摩尔定律的这其实是最大的误会。韬定律从来没有否定摩尔定律的价值它只是在摩尔定律的红利耗尽之后给整个产业提供了一条新的、可持续的演进路径。两者不是对立的而是互补的如果你有能力做最先进的制程那摩尔定律的路线依然有效几何缩微依然能带来性能的提升如果你暂时做不了最先进的制程那韬定律的路线就能让你在成熟制程上通过时间缩微实现同样的性能提升不用再死磕先进制程的瓶颈。更重要的是韬定律的出现彻底打破了过去整个产业 “唯制程论” 的叙事过去所有人都觉得只有 7nm、3nm 才是高端芯片只有台积电、三星才能做高端芯片中国芯片只能追赶。而韬定律告诉我们不是的。芯片的进步从来不是只有 “把晶体管做小” 这一条路我们可以通过系统的优化通过时间的缩微同样做出高端的芯片同样能追上甚至超越先进制程的性能。这就是为什么韬定律发布之后A 股的半导体板块会集体暴涨因为它给整个国产芯片产业打开了一扇全新的门 ——不用再死磕 EUV 光刻机不用再死磕先进制程我们可以换道超车用成熟制程做出同样高端的芯片。对于整个全球产业来说韬定律也同样有价值AI 时代算力的需求是指数级增长的摩尔定律已经跟不上这个需求了而韬定律的时间缩微正好能补上这个缺口让整个产业能够继续以可负担的成本持续提升算力支撑 AI、大模型、自动驾驶这些新的需求。结语中国方案改写产业规则从 1965 年摩尔定律的提出到 2026 年韬定律的发布整个半导体产业终于走完了一个轮回。过去的 60 年我们跟着摩尔定律的路线把晶体管越做越小实现了计算能力的指数级增长。而未来的 60 年我们将跟着韬定律的路线把时间越缩越短实现系统效率的指数级增长。这不是一场中国企业的独舞而是整个产业的新方向。何庭波在演讲的最后说“没有一家企业可以独自完成所有答案我们期待和全球的伙伴一起推动半导体产业的持续发展。”韬定律不是华为的定律它是整个后摩尔时代产业演进的新方向。它告诉我们当旧的地图走到尽头的时候我们可以自己画一张新的地图当旧的规则走到瓶颈的时候我们可以自己定义新的规则。参考资料[1] HUAWEI. HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Transistor Density and System Performance. 2026.[2] He, T. A Time Scaling Theory for Multi-Layer Electronic Systems. ChinaXiv, 2026.[3] 观察者网。芯片发展的中国方案华为提出的 “韬定律” 到底是什么. 2026.[4] 虎嗅网。详解华为 “韬定律”一个希腊字母改写产业规则. 2026.[5] 36 氪。别误会华为韬定律不是来打败摩尔定律的. 2026.[6] 每日经济新闻。华为发表「韬定律」寻找国产芯片自己的进化方向. 2026.
