简介这是一份围绕数据采集系统核心组成与信号链路的PDF汇编文档面向电子信息、测控仪器及相关专业学习者也适合正在准备仪器类课程或毕业设计的学生参考帮助系统理清从传感器到数字化记录的全流程原理。文档重点涵盖传感器信号转换、仪器输入电路与差动放大器设计、低噪声前置放大器的噪声指标分析以及电模拟滤波器低切、高切、陷波和多路采样开关、模数转换器、数据记录系统的衔接关系并结合DFS-V数字地震仪实例给出了具体电路参数与传递函数推导对理解前置放大器噪声匹配、滤波器的截止频率设计与共模抑制等问题具有较强的工程参考价值。压缩包中仅含一份PDF文档大小约为1.2MB当前已有112人学习下载。对于需要在短时间建立数据采集系统整体知识框架的读者这份汇编提供了系统而精练的知识梳理。1. 数据采集系统一条信号链上的七级分工差一级都可能白采数据采集系统听起来是个通用名词但真到仪器级别它是一条由传感器、输入电路、前置放大器、模拟滤波器、采样开关、ADC、数据记录逐级串起来的完整信号链。地震勘探用的 DFS-V 数字地震仪就是这条链的典型样本60 道信号在一个采样周期里被依次收完、逐级量化最后变成一串二进制码写进磁带。这份《数据采集系统基本原理汇编》把链上每一级的电路形式、传递函数、参数表和设计逻辑全部摊开适合做信号链设计、传感器接口调试、采集电路排障的人当案头参考也适合刚接触采样定理和抗混叠滤波的从业者建立整体认知。别把 ADC 当黑匣子也别以为接上传感器就能采到干净数据每一级都有自己的任务任何一级翻车后面数字化做得再好也是白采。2. 前端与噪声等效输入噪声决定你能采多小的信号传感器送来的信号通常只有毫伏甚至微伏级还叠着共模干扰。这一级设计不好后面所有数字处理都白搭。这一章把输入电路和前置放大器放在一起拆因为它们的噪声特性直接决定了系统能分辨的最小信号幅度。2.1 差动放大器输入电路高输入阻抗和共模抑制怎么同时实现单端放大器的输入阻抗和共模抑制能力往往两头不讨好输入阻抗做高了偏置电流和噪声跟着变差想压住共模干扰电路又变得复杂。所以数字地震仪的输入电路普遍采用三运放差动结构也就是原文里 A1、A2 加 A3 的组合。A1 和 A2 分别对正、负输入端做阻抗变换各自输出一个跟随输入变化的电压其中既包含有用的差模信号也包含地电位差形成的共模分量。A3 做差分减法在两个输入端满足平衡条件时两路的共模分量大小相等、方向相同在减法中相互抵消只剩 V1 和 V2 之差被放大输出。这一过程就是差动放大器高共模抑制比的来源。闭环增益 K 由反馈电阻与输入电阻的比值决定。原文给出的表达式中V0 正比于两输入端之差比例系数由反馈电阻和输入电阻网络的比值控制。由于 A1、A2 各自构成高阻输入的放大级整个输入电路天然具备高输入阻抗同时 A3 完成共模相消所以这套结构同时满足了传感器负载和抗干扰两个要求这也是它被大量数字地震仪采用的原因。提示共模抑制比在实际项目里最容易被电阻失配拉低。做差动电路时增益网络电阻尽量选 0.1% 精度的配对电阻否则理论算得再高实测共模抑制比也可能掉到让人怀疑人生的程度。2.2 低噪声前置放大器三级级联噪声模型与增益分配前置放大器放在信号链最前面负责把传感器送来的微弱信号放大到后面电路能处理的幅度。它同时受两个约束一是自身噪声必须低二是增益要设计得合适。这两个约束的根源都在级联噪声模型里。如果三级放大器级联各自增益为 K1、K2、K3等效输入噪声分别为 E1、E2、E3那么输出端的总噪声平方等于各级噪声分别折算到输出端后的平方和Vn² (E1·K1·K2·K3)² (E2·K2·K3)² (E3·K3)²再把这个结果除以总增益 (K1·K2·K3)²就得到系统的等效输入噪声Ein² E1² E2²/K1² E3²/(K1²·K2²)这个式子说透了一个关键结论第一级的噪声是 1:1 全部进入系统的后面各级的噪声都要除以第一级增益的平方。第一级增益 K1 越大第二级、第三级噪声对总底噪的贡献就越小。这就是为什么前置放大器必须是低噪声电路而且增益不能做得太小。集中式地震数据采集系统的完整信号链里前置放大器、滤波器、多路转换开关、浮点放大器主放和 ADC 是五个互不相关的噪声源。把它们代入同一个级联模型可以得到一张噪声贡献表噪声源位置被谁衰减对 Ein² 的贡献前置放大器 E1第一级无E1²滤波器 E2前放之后K1E2²/K1²采样开关 E3滤波之后K1E3²/K1²主放 E4采样开关之后K1E4²/K1²ADC E5主放之后K1·GE5²/(K1²·G²)这张表解释了为什么很多人对 ADC 位数的直觉是错的ADC 的噪声经过前放增益 K1 和主放增益 G 两级衰减后对整机底噪的贡献通常可以忽略。系统能采多小的信号主要看前置放大器自己的噪声水平而不是 ADC 标称多少位。等效输入噪声 Ein 直接对应系统可记录的最小信号幅度 Vimin ≈ Ein输入信号一旦小于它信噪比就小于 1信号直接淹没在噪声里。所以仪器设计时正确的顺序是先定“要能分辨多小的信号”反推前放噪声指标再定增益分配最后才选 ADC。原文给出的双端输入单端输出前放电路就是按这个思路做的第一级负反馈放大器把输入转成双端差模第二级再把差模合并成单端输出总增益等于两级增益相乘。这样既保留了差动输入的抗干扰能力又给后级一个单端信号方便接滤波器和采样开关。3. 电模拟滤波器的工程取舍低切、高切、陷波的参数怎么定模拟滤波器在采集系统里不是可有可无的“平滑电路”它承担着三个非常具体的任务滤掉低频面波干扰、滤掉不满足采样定理的高频假频成分、专门干掉 50Hz 工频干扰。这一章把三类滤波器拆开讲重点放在参数取值和挡位设计上。3.1 二阶有源低切滤波器同一个截止频率Q 值不同曲线差多少低切滤波器的作用是消除以面波为主的低频干扰。面波能量大、频率低如果不滤掉会直接淹没有效反射信号。原文用节点电位法列方程解出二阶有源低切滤波器的传递函数并整理成标准的二阶低通形式H(s) ω0² / (s² s·ω0/Q ω0²)其中 ω0 由 RC 网络决定Q 值由电阻电容的比值决定。Q 值决定了幅频特性在截止频率附近的形状Q 值小曲线平滑但过渡带缓Q 值大截止频率附近会出现隆起滤波器自身还可能振铃。原文以 12Hz 截止频率为例做了三组设计设计组条件电阻取值Q 值第一组R1R2RR13.27kΩ0.5第二组R2k·R1k2R19.38kΩ0.5第三组R2k·R1k4R16.68kΩ1三组参数对应相同截止频率、不同 Q 值的幅频曲线。从曲线能直观看到Q 值越小截止频率附近的过渡越平稳Q 值越大曲线越陡但会在截止点附近拱起来。工程上做地震数据采集低切滤波器一般选接近临界阻尼的 Q 值避免滤波器自己产生振铃干扰有效信号。3.2 DFS-V 三阶有源低切滤波器18dB/oct 的陡度是这样攒出来的二阶低切只有 12dB/oct 的陡度当面波频谱和有效信号频带靠得很近时不够用。DFS-V 数字地震仪用的是三阶有源低切滤波器把三个一阶节级联起来实现 18dB/oct 的衰减陡度。从电路结构看这个三阶滤波器用了三个电容和三个电阻组成的反馈网络统一取 CC10C11C12通过调整 RA、RB、RC 三个电阻来改变截止频率。原文给出了完整的参数表覆盖从 3.5Hz 到 27Hz 的六个挡位截止频率HzRARBRC3.518.53kΩ17.51kΩ142.3kΩ5.312.35kΩ11.34kΩ94.83kΩ88.230kΩ7.56kΩ63.22kΩ125.490kΩ5.04kΩ42.15kΩ183.660kΩ3.36kΩ28.10kΩ272.44kΩ2.24kΩ18.73kΩ这张表在工程上非常实用所有挡位共用同一套电容换挡时只需要替换 RA、RB、RC 三个电阻不需要动运放和电容生产维护都很方便。配合幅频特性曲线看从 3.5Hz 到 27Hz低切挡位平滑过渡陡度一致和高切滤波器配合使用就能在频带上划出清晰的“通带窗口”。3.3 高切滤波器和陷波器假频和 50Hz 工频干扰的针对性解法高切滤波器又叫去假频滤波器。数字采集系统里必须有采样开关而采样定理要求信号中不能含有超过折叠频率采样率的一半的成分否则这些高频分量会折返到低频段形成无法用数字滤波消除的假频。二阶有源高切滤波器的电路其实就是把低切滤波器的电阻和电容位置对调传递函数同样整理成标准二阶形式只是分子随频率升高而衰减。原文以 64Hz 截止频率为例给出了三组设计参数第一组 C1C21.0μF、R1R22.49kΩQ0.5第二组保持 R1R22.49kΩ令 C2k·C1k0.5 时取 Q0.5第三组 k0.25 时取 Q1。三组参数对应相同截止频率下不同 Q 值的幅频曲线结论和低切一致Q 值越小曲线越平滑。单靠一个二阶高切陡度只有 12dB/oct达不到采样前抗混叠的要求。DFS-V 的做法是级联第一级有源双梯网、第二级有源双梯网、再加一个二阶有源高切滤波器整体陡度做到 70dB/oct 以上。级联时每个节点的位置有明确分工——第一级双梯网的陷波点设置在接近折叠频率 fn 的位置第二级双梯网的陷波点比第一级高出 30%二阶有源高切的截止频率放在四分之一采样频率附近。这样在折叠频率附近形成窄而陡的陷波把最容易折返的那一段能量压到最低。陷波器则是专门对付 50Hz 工业频率干扰的。它只衰减一个特定频率又尽可能让其他频率成分通过所以要求幅频特性曲线有很高的陡度和很窄的切口。DFS-V 的陷波器由运放加 R4、R5、R2、C1、C2、C3 组成有源双梯网络参数表里有 50Hz、60Hz、16.6Hz、14Hz 四挡陷波频率R1R2R3R4R550Hz206Ω10604Ω2294Ω44130Ω45016Ω60Hz206Ω8728Ω2294Ω36631Ω37513Ω其中 50Hz 和 60Hz 对应不同国家的工频标准16.6Hz 和 14Hz 的挡位针对特定干扰源现场按实际干扰频谱选用。4. 多路采样开关与逐次逼近 ADC60 道信号如何变成一串二进制码模拟信号处理好之后面临的问题是“怎么把几十道信号变成一路再变成数字”。多路采样开关负责多路合一ADC 负责离散化量化。这两级的工作方式和参数设置决定了系统能同时采集多少道、每道的采样率是多少、量化精度是多少。4.1 多路采样开关一个采样周期内收完 60 道的开关时序多路采样开关的基本功能是在一个采样周期内对全部各路信号按先后顺序分别采样一次把多路系统转换成单路系统同时把连续的模拟信号转换为离散的模拟子样脉冲。DFS-V 的每个模拟箱体可容纳 60 个地震道这个容量是靠两级开关矩阵实现的。前放滤波和多路采样开关每 6 道组装在一块 FM 板上整个箱体共 10 块 FM 板。每块板上的 6 个道开关记为 S1~S6板与板之间还有两组开关串联开关 A1~A10 和并联开关 A2~A10。采样时被采样的那一块 FM 板串联开关接通、并联开关断开板上 6 个道开关依次交替接通其他没有被采样的板串联开关断开、并联开关接通。这样非采样板的信号被并联到地不会串进正在采样的通道。板的选择由板地址代码 BAE-08、04、02、01 译码得到道选择由道地址代码 CAE-04、02、01 译码得到。板地址从 0001 到 1010 顺序变化依次选中第一到第十块 FM 板道地址从 000 变化到 101依次完成六个道的采样。整个时序由同步启动信号控制配合 32kHz 时钟和可编程只读存储器完成地址译码输出。FM 板序号板地址代码BAE-08/04/02/01译码输出10 0 0 1FM1 有效20 0 1 0FM2 有效30 0 1 1FM3 有效40 1 0 0FM4 有效50 1 0 1FM5 有效60 1 1 0FM6 有效70 1 1 1FM7 有效81 0 0 0FM8 有效91 0 0 1FM9 有效101 0 1 0FM10 有效这套两级开关设计的价值在于60 道信号共用一套 ADC节省了硬件成本非采样板的并联开关提供了低阻泄放路径有效降低了道间串扰。调试 MUX 时最需要关注的就是板地址和道地址的译码时序是否严格同步。4.2 逐次逼近型 ADC10.3mV 变成二进制 1010 的四步判决逐次逼近型 ADC 的核心思想是“用权电压逐位试凑”。T 网及 T 网开关产生权电压 VT码寄存器存储比较器每次的比较结果逻辑控制电路决定每一位的取或舍。每个位判断时若子样电压大于权电压位取舍电平 BRL1该位保留反之 BRL0该位舍去。从最高位到最低位逐个判断所有位判断完成后码寄存器并行输出的就是 A/D 转换结果。原文用四位 A/D 对 10.3mV 输入电压做了完整的量化推演量化电平 q1.0mV。四个节拍的过程如下节拍 1 把权电压设为 8mV8mV 小于 10.3mV判断为取码寄存器最高位为 1节拍 2 把权电压叠加到 12mV12mV 大于 10.3mV判断为舍节拍 3 设权电压为 10mV10mV 小于 10.3mV判断为取节拍 4 设权电压为 11mV11mV 大于 10.3mV判断为舍。节拍权电压 VT比较结果码寄存器位值C18mV8mV 10.3mV取1C212mV12mV 10.3mV舍0C310mV10mV 10.3mV取1C411mV11mV 10.3mV舍0最终四位输出为 1010代表 10mV 电压量化误差 0.3mV。注意原文在第三步的文字描述里把“判断为取”误写成了“判断为舍”要看码寄存器结果为准。这个例子把逐次逼近的过程拆得非常直观每一位的判断都是独立比较误差被压到最低位ADC 的位数越高量化台阶越细。4.3 DFS-V 的 ADC 工程实现0.58 倍保持、符号位与反码输出逐次逼近原理在 DFS-V 上落地时增加了几个工程化设计。第一个是二采保持电路。A/D 转换期间输入开关和二采开关中的串联开关断开、并联开关接通反相积分器和差值放大器构成闭环负反馈放大器对输入子样做 -0.58 倍放大。也就是说采样进来的子样电压被缩放到原来的 0.58 倍再进入量化器。这个 0.58 倍不是随手取的系数它把子样幅度映射到 ADC 满量程的合适区间既留出余量防止过载又保证小信号时能用满量程的权电压去逼近。量化时先确定符号位此时权电压仍为零子样为正时 VN 小于 0BRL1符号位 S0 代表正子样为负时反之S1 代表负。符号确定后才开始逐位量化权电压按 -4096mV、-2048mV、……、-1mV、-0.5mV 或对应的正值逐次加入。这里有个容易踩坑的细节正负子样的 BRL 逻辑是相反的。负子样的绝对值大于权电压绝对值时VN 大于 0BRL0 表示取正子样大于权电压时VN 小于 0BRL1 表示取。所以 DFS-V 的 A/D 转换器输出结果是反码格式。数据记录系统在编码时就必须考虑这个反码特点否则读出来的数据和实际电压符号对不上这也是后文排障里最典型的坑之一。5. 常见问题与排查信号链调试里最容易翻车的五个点信号链系统的排查和纯数字系统不一样问题往往不是一句“代码写错了”能说清的。以下五个问题来自这套资料对应的设备调试场景每一条都按“现象、原因、解决”记录可以直接对照排查。5.1 前放增益调大后底噪不降反升现象把前置放大器增益从 10 倍调到 100 倍想提高对小信号的灵敏度结果输出底噪跟着暴涨原本能看到的微弱信号反而被埋在噪声里。原因从级联噪声模型看前放增益增大确实能压低后级噪声贡献但前放自身的等效输入噪声 E1 是恒定存在的增益放大信号的同时也放大了 E1。如果前放本身的噪声指标不够好增益拉得越高输出端看到的底噪越大。解决先按系统要求的最小可分辨信号反推 Ein 指标再去选前置放大器。重点是选用低噪声运放并优化第一级电路而不是盲目堆增益。增益分配要结合后级 ADC 满量程一起算保证最大信号不削波、最小信号不低于底噪。5.2 低切滤波器截止频率实测和设计值对不上现象按参数表焊好 12Hz 低切滤波器扫频实测发现截止频率偏了 20% 以上幅频曲线在截止点附近还有明显隆起波形出现振铃。原因截止频率由 RC 乘积决定电阻电容的容差直接影响实际值更隐蔽的是 Q 值没设计对Q 偏大时曲线在截止频率附近拱起看起来像截止频率变了实际上是滤波器在临界振荡。解决先核对 Q 值设置。原文里 Q0.5 的曲线最平滑Q1 会出现明显峰值。工程上建议先按 Q0.5 设计确认系统不振荡再考虑增加陡度。电阻选 1% 精度电容选 C0G 或薄膜电容避免用高容差的 X5R 陶瓷电容。焊完用扫频源实测幅频特性不要只看理论计算。5.3 高切滤波后仍然出现假频现象采样率 128Hz、高切滤波器设在 64Hz按理超过 64Hz 的成分都该被滤掉但采集到的数据里还是能看到明显的高频折返干扰。原因高切滤波器的陡度不够或者陷波点没有对准折叠频率。单节二阶高切只有 12dB/oct在折叠频率附近仍有不少残余能量通过假频一旦折返回低频段数字滤波已经无法区分真假只能从模拟端堵住。解决按 DFS-V 的做法用两级有源双梯网加二阶高切级联总陡度做到 70dB/oct 以上。第一级双梯网的陷波点对准折叠频率 fn第二级陷波点比第一级高 30%二阶高切的截止频率放在四分之一采样频率附近。调试时用频谱仪看折叠频率附近是否还有凸起有就调陷波电阻。5.4 多路采样出现串道现象现象单独给第 3 道加信号第 4 道输出也能看到耦合过来的波形采样率越高串扰越明显。原因非采样板的开关动作不对。正确逻辑是被采样板串联开关接通、并联开关断开非采样板串联开关断开、并联开关接通。如果并联开关没导通非采样板上的电荷就会通过寄生电容耦合到正在采样的通道。解决先检查板地址译码输出和道地址译码时序确认每块 FM 板的串联、并联开关逻辑互补。再用示波器量非采样板的并联开关控制端确认低电平有效时确实导通。改版时注意 PCB 布局模拟通道之间加屏蔽地线采样开关的驱动信号不要和模拟走线平行。5.5 ADC 输出数据和实际电压符号相反现象输入正电压量化结果读出来是负值输入负电压反而读出正值符号位完全反了。原因DFS-V 的 A/D 输出是反码格式。正子样和负子样对应的位取舍电平 BRL 逻辑相反BRL1 在正子样时代表取、在负子样时代表舍。如果数据记录系统按原码解析符号自然就反了。解决解析数据时先判断符号位S0 代表正、S1 代表负再按反码规则对幅度位取反还原。如果后续算法只认原码可以在数据记录系统的编码环节做一次反码转换保证写进存储介质的字节是标准原码格式。6. 用参数表反推设计指标一套可复现的验证流程拿到这类带完整参数表的技术资料最有价值的用法不是通读而是用表里的数据反推设计意图验证自己理解的滤波网络对不对。这里分享一个我常用的验证方法用原文 DFS-V 三阶低切滤波器的参数表做演示。先看表里的规律把三阶低切每个挡位的截止频率和 RB 电阻相乘结果非常接近一个常数。用一段简单的 Python 代码就能校验# DFS-V 三阶低切滤波器参数表校验 # RB 与截止频率的乘积应近似恒定用于确认换挡逻辑 fc_list [3.5, 5.3, 8, 12, 18, 27] # 截止频率单位 Hz rb_list [17.51, 11.34, 7.56, 5.04, 3.36, 2.24] # RB 电阻单位 kΩ for fc, rb in zip(fc_list, rb_list): product fc * rb # 打印每个挡位的 fc * RB观察是否为常数 print(ffc{fc:4} Hz RB{rb:6} kΩ fc*RB{product:.2f} k·Hz)运行结果会显示 fc 乘 RB 基本稳定在 60.5k·Hz 附近。这说明这一族滤波器是“固定电容、只换 RB 定截止频率”的设计思路换挡时只需要更换 RB 一个电阻RA、RC 按比例同步调整即可非常适合量产和现场维护。这个关系也反过来可以用来做设计如果我要一个新的 15Hz 低切挡位先用 60.5 除以 15 得到 RB 约 4.03kΩ再按表中比例关系推出 RA 和 RC然后实测微调。验证 Q 值同样可以用参数反推。把原文给出的二阶低切三组 R、C 代入传递函数用数值方法扫频画出幅频曲线看截止频率附近的隆起程度就能确认哪组参数更接近期望的响应。这套流程不依赖对公式的背诵只要参数表完整就能反向推回设计者的思路。我的习惯是拿到任何一张采集系统参数表先跑一遍这种乘积校验确认换挡逻辑和元件替换规则再考虑上板实测。有一次我跳过校验直接按某组参数焊板结果发现高切挡位截止频率全偏最后回头查才发现是电容批次标称不一致。从那以后我每次设计前都强制走一遍参数反推流程先把表内规律理清楚再动手画板。希望帮到你。本文还有配套的精品资源点击获取
