1. 从一次“网络表报错”说起为什么连线这件小事值得单独写一篇刚接触 Cadence OrCAD Capture CIS 的人十有八九会在“连线”上栽跟头。我见过太多新手原理图看着画得漂漂亮亮元件摆得整整齐齐结果一跑 DRC 或者导出网表报错信息刷满屏幕——什么“网络未连接”“节点悬空”“跨页符号不匹配”一个个看得人头皮发麻。更让人抓狂的是有些错误在原理图界面上根本看不出来线明明连上了电气上却是断的。这就是我写这篇东西的原因。OrCAD Capture CIS 的连线机制和很多人想的不一样它有一套自己的“连接语义”什么算真正连上、什么只是视觉上挨着、单页网络和跨页网络怎么区分、差分对怎么处理、电源网络为什么老是报警告——这些坑官方文档讲得零散教程视频又往往一笔带过。新手照着画画完能出网表就算运气好出了问题根本不知道从哪查。这篇内容适合三类人第一类是刚上手 Capture CIS、还在被“连线”折磨的电子工程师或学生第二类是画过几块板子、但跨页连接和差分对总是出问题的进阶用户第三类是想把原理图规范做起来、减少后期改板返工的团队。我会从最基础的单页网络讲起一路讲到跨页连接、差分对、电源引脚类型警告把每个坑的成因、排查方法、正确做法都拆开说清楚。你不需要有很深的 Cadence 基础只要画过原理图就能看懂。提示本文基于 OrCAD Capture CIS 的通用操作逻辑撰写不同版本16.6、17.2、17.4在菜单名称和界面上可能有细微差异但核心机制一致。遇到具体菜单找不到的情况按功能名称在菜单里搜一下即可。2. 单页网络连线那些“看着连上了其实没连上”的瞬间2.1 电气连接的本质Capture 只认“连接点”不认“挨着”很多人从 Altium Designer 或者立创 EDA 转过来会带着一个习惯性认知两根线只要端点碰在一起就是连上了。在 Capture CIS 里这个认知会让你吃大亏。Capture 判断两个对象是否电气连接看的是是否存在一个真正的连接点Junction或者引脚端点重合。如果你只是把一根线的端点拖到另一根线的中间视觉上它们交叉了但如果没有生成连接点电气上就是两条独立的网络。我刚开始用的时候就因为这个原因一块板子画完导出网表发现有两个应该连在一起的信号各自成了独立网络PCB 那边直接报“单节点网络”警告。怎么判断有没有真正连上最直接的办法是选中其中一根线按Ctrl配合鼠标拖动看另一根线会不会跟着动。如果跟着动说明它们已经合并成同一个电气对象如果不动那就是没连上。另一个办法是打开工程里的.dsn文件用 Capture 的“浏览网络”功能看目标网络下面挂了多少个引脚数量对不上就是漏连了。正确的做法是画线时从引脚端点出发画到另一个引脚端点结束。如果需要在一条线中间分支用Place Junction手动放一个连接点或者从已有线上直接拉出新线Capture 会自动在分支处生成连接点。不要用“画一条线然后拖过去碰一下”的方式那种操作在 Capture 里不可靠。2.2 网络标签的命名规则别让“VCC”和“VCC_1”变成两个网络单页网络里除了物理连线还有一种连接方式是网络标签Net Label。同一个页面里两个不同的位置贴上相同的网络标签Capture 会认为它们属于同一个网络不需要物理连线。这个机制很好用但命名上有个坑Capture 对网络标签的大小写和特殊字符是敏感的。我见过一个案例有人在电源部分写了VCC在芯片供电引脚旁边写了vcc结果导出网表后电源网络分裂成两个PCB 上芯片根本没供上电。还有人用VCC-5V和VCC_5V混用同样会分裂。Capture 默认不区分大小写的选项在某些版本里是可以设置的但默认状态下它是区分的。所以我的建议是团队内部统一一套命名规范电源用大写加下划线信号用小写加下划线绝不混用。另外网络标签的作用范围默认是“当前页面”。如果你在第二页也写了一个CLK_50M它和第一页的CLK_50M默认不是同一个网络除非你用了跨页连接符Off-Page Connector或者全局网络Global Net。这一点下一节会详细讲。2.3 悬空引脚与无连接标记No Connect 不是装饰品原理图里总有一些引脚是不用的比如某个芯片有多余的 GPIO、某个连接器有空脚。这些引脚如果什么都不放Capture 在 DRC 检查时会报“悬空引脚”警告。很多人为了图省事直接忽略这些警告结果导出网表时这些引脚变成了单节点网络PCB 上可能莫名其妙多出一截走线。正确的做法是对确实不用的引脚放一个 No Connect 标记快捷键X。这个标记告诉 Capture“我知道这个引脚没接不用管它。”放了 No Connect 之后DRC 就不会再报这个引脚的警告网表里也不会生成对应的网络。但要注意No Connect 标记必须放在引脚端点上放在引脚旁边的线上是无效的。我见过有人把 No Connect 放在引脚引出的短线末端结果 DRC 还是报错。判断方法很简单放上去之后标记应该紧贴引脚端点如果它吸附到了线上而不是引脚上就是放错位置了。还有一个容易忽略的点同一个引脚上不能同时有 No Connect 和连线。如果你先放了 No Connect后来又拉了一根线上去Capture 会报冲突。反过来如果先连线再放 No Connect标记会放不上去。所以画图时最好养成习惯确定不用的引脚第一时间放 No Connect避免后面反复修改。3. 跨页连接的三种方式Off-Page Connector、Global Net 和 Port 到底怎么选3.1 Off-Page Connector最规范但也最容易用错的跨页方式当原理图分成多个页面时同一个信号需要在不同页面之间传递。Capture 提供了几种机制最常用的是Off-Page Connector跨页连接符。它的逻辑是在 A 页放一个名为DATA0的 Off-Page Connector在 B 页也放一个名为DATA0的 Off-Page ConnectorCapture 就认为这两个页面上的DATA0是同一个网络。听起来很简单但坑在于Off-Page Connector 的方向和类型如果不匹配网表可能会出问题。Capture 里的 Off-Page Connector 有输入、输出、双向等类型虽然大多数情况下类型不影响电气连接但在某些严格的 DRC 设置下类型不匹配会报警告。更关键的是Off-Page Connector 必须和连线真正连接不能只放在页面空白处。我踩过的一个坑是在 A 页把 Off-Page Connector 放在了页面边缘线也拉过去了但连接符的端点没有和线重合结果网表里这个网络只出现在 A 页B 页的同名网络成了独立网络。排查了半天才发现是连接符没放正。后来我养成了一个习惯放完 Off-Page Connector 后用鼠标拖一下它看线跟不跟着动跟着动才是真连上了。另外Off-Page Connector 的命名建议和网络标签保持一致不要一个用DATA0一个用DATA_0。团队里最好规定跨页信号统一用 Off-Page Connector命名规则和网络标签相同类型统一选Passive或Bidirectional避免类型冲突导致的 DRC 噪音。3.2 Global Net方便但容易造成“网络污染”Global Net 是另一种跨页连接方式它的作用是只要网络名相同不管在哪个页面都自动连在一起。不需要放任何连接符直接在线上贴一个 Global Net 标签就行。这个机制听起来比 Off-Page Connector 方便多了但它有个很大的问题全局网络的作用范围是整个工程容易造成意外的网络合并。比如你在电源页定义了一个EN信号作为全局网络结果在另一个完全无关的页面里有人也写了一个EN网络标签这两个EN就自动连在一起了。如果一个是使能信号一个是编码信号那就出大事了。所以我的建议是Global Net 只用于真正的全局信号比如电源和地。VCC、GND、VDD这类网络用 Global Net 没问题因为整个工程里它们本来就该连在一起。其他信号一律用 Off-Page Connector避免命名冲突。如果非要用 Global Net 传递普通信号命名上一定要加前缀比如GLB_EN、GLB_RST降低撞名的概率。3.3 Port 与 Hierarchical Block层次化设计里的跨页连接如果你的工程用了层次化设计Hierarchical Design跨页连接的方式又不一样了。层次化设计里子图Child Sheet和父图Parent Sheet之间通过Hierarchical Port层次端口和Hierarchical Block层次块连接。子图里的信号通过 Port 暴露出来父图里的 Hierarchical Block 上会有对应的引脚两者通过连线连接。这种方式的坑在于Port 的类型和 Hierarchical Block 引脚的类型必须匹配。如果子图里定义了一个Input类型的 Port父图的 Hierarchical Block 引脚却是OutputCapture 会报错。更隐蔽的是Port 的名字必须和 Hierarchical Block 引脚的名字完全一致大小写、下划线都不能差。我见过一个项目子图里写的是CLK_IN父图引脚写的是CLKIN结果网表里这个信号直接丢了PCB 上时钟根本没连上。排查这种问题最有效的办法是打开 Capture 的“Hierarchy”视图逐层展开看每个 Port 和 Block 引脚的对应关系。如果名字对不上Capture 通常会用红色或者警告图标标出来。另外层次化设计里尽量不要用 Global Net因为 Global Net 会穿透所有层次让层次结构变得混乱。统一用 Port 和 Off-Page Connector结构清晰排查也方便。4. 差分对连线从“随便画两根线”到“真正的差分对”4.1 差分对不是“画两根平行的线”那么简单很多人以为差分对就是画两根平行的线然后在 PCB 里设置一下等长就行了。但在 Capture CIS 里差分对需要在原理图阶段就定义好否则 PCB 工具根本不知道哪两根线是一对。Capture 里定义差分对的方式是给两根网络分别命名然后用差分对符号或者差分对属性把它们关联起来。常见的命名方式是USB_DP和USB_DM或者CLK_P和CLK_N。命名之后在 Capture 的“差分对管理器”里创建一对把这两个网络加进去。坑在于差分对的命名规则如果不统一PCB 那边识别不了。Allegro 默认支持的差分对命名模式是_P/_N、/-、_DP/_DM等几种如果你用了_POS/_NEG这种不常见的后缀可能需要在 Allegro 里额外配置。所以我的建议是团队统一用_P/_N后缀这是最通用的Allegro 默认就能识别。4.2 差分对在原理图里的连线注意事项定义好差分对之后原理图里的连线也有讲究。差分对的两根线尽量保持平行、等长虽然在原理图阶段不像 PCB 那样严格要求但养成好习惯对后面布线有帮助。更重要的是差分对的两根线不要跨页分开画如果一根在 A 页一根在 B 页虽然电气上可以通过 Off-Page Connector 连上但 PCB 那边可能会因为网络定义不完整而识别失败。我遇到过一个案例USB 差分对的一根线在接口页另一根在芯片页中间通过 Off-Page Connector 连接。结果 Allegro 导入网表后差分对没有自动识别需要手动在 PCB 里重新定义。后来我把两根线都放在同一页问题就解决了。所以差分对尽量在同一页完成连线如果实在要跨页确保两页都用了正确的 Off-Page Connector并且在差分对管理器里能看到完整的网络对。另外差分对的网络标签不要加额外的后缀。比如你定义了USB_DP和USB_DM就不要在某一页写成USB_DP_1那样会破坏差分对的关联。如果需要区分不同通道用前缀区分比如USB1_DP、USB1_DM保持后缀一致。4.3 差分对与电源引脚类型警告的“恩怨”差分对信号有时候会经过一些共模电感或者 TVS 管这些器件的引脚类型如果设置不当会触发 Capture 的电源引脚警告。比如某个 TVS 管的引脚被定义为Power类型但实际连接的是差分信号Capture 会报“Power 引脚连接到非电源网络”的警告。这个警告本身不影响网表生成但会干扰 DRC 检查让你忽略真正重要的错误。解决办法是检查器件的引脚类型定义把信号引脚的Power类型改成Passive或Bidirectional。在 Capture 里双击器件打开属性找到引脚定义修改Pin Type即可。如果器件是从库里调出来的可能需要修改库文件或者用Edit Part功能临时改。注意修改引脚类型前确认这个引脚确实不是电源引脚。有些器件的数据手册里标注了某个引脚是电源输入但实际电路中可能用作信号输入这种情况下改类型是合理的。但如果确实是电源引脚不要为了消除警告而乱改应该检查电路设计是否正确。5. 电源引脚警告与 DRC 报错哪些该管哪些可以忽略5.1 “Pin Type is Power but Net is Not Power”到底在说什么Capture 的 DRC 检查里最常见的一类警告就是电源引脚类型不匹配。具体来说如果一个器件的引脚被定义为Power类型但它连接的网络名不是 Capture 认可的电源网络比如VCC、VDD、GND等就会报这个警告。这个机制的初衷是好的防止你把电源引脚误连到信号网络上。但实际项目中很多器件的电源引脚会连接到经过滤波或转换的电源网络比如VCC_3V3、VDD_CORE这些网络名不在 Capture 的默认电源网络列表里就会触发警告。处理方式有两种第一种是在 DRC 设置里把电源网络列表扩展把项目里用到的电源网络名加进去。在 Capture 的Options菜单里找到Design Rules Check在Power Nets选项卡里添加。第二种是修改引脚的Pin Type把Power改成Passive。两种方式都可以但我更推荐第一种因为改引脚类型会丢失“这是电源引脚”的语义信息后面其他人看原理图时可能误解。5.2 哪些 DRC 警告可以安全忽略DRC 报错分几个等级Error、Warning、Info。Error 必须处理比如网络未连接、引脚冲突这些会导致网表错误。Warning 要看情况比如电源引脚类型警告、未使用的引脚警告如果确认设计没问题可以忽略。Info 基本可以不管比如“器件没有 Part Number”之类的提示。我的经验是每次导出网表前把 DRC 跑一遍Error 清零Warning 逐条确认。确认没问题的 Warning可以在 DRC 设置里关掉对应的检查项避免每次都要看一遍。但关掉之前一定要想清楚这个警告真的不会影响设计吗我见过有人把“未连接引脚”的警告关掉结果真的有一个该连的引脚漏了PCB 打样回来才发现损失不小。5.3 从 DRC 报错反查连线问题的完整链路当你看到一条 DRC 报错时怎么快速定位到原理图里的具体位置Capture 提供了一个很实用的功能在 DRC 报告里双击报错条目会自动跳转到原理图里对应的位置。如果跳转不了可能是页面没打开或者视图没刷新手动打开对应页面再试一次。如果报错信息很模糊比如“网络 XXX 有多个驱动源”你需要用 Capture 的“浏览网络”功能找到这个网络看它连接了哪些引脚。多个驱动源通常意味着两个输出引脚连在了同一个网络上或者一个网络标签被用在了不该用的地方。排查方法是逐页搜索这个网络名看每个出现的位置是否合理。还有一种情况是网表导出后 PCB 那边报错比如“找不到网络 XXX”。这种问题通常是原理图里的网络名和 PCB 里的不一致或者跨页连接符没连上。排查方法是在 Capture 里导出网表时勾选“Include Net Properties”或者查看网表文件本身搜索报错的网络名看它在网表里是否存在。如果不存在说明原理图里这个网络根本没生成回到原理图检查连线。6. 几个让我印象深刻的真实踩坑案例6.1 案例一跨页连接符放错位置导致整块板子重新打样有一次我画一个电源板原理图分了三页输入页、转换页、输出页。输入页有一个ENABLE信号通过 Off-Page Connector 传到转换页。画完之后 DRC 没报错网表也导出了PCB 打样回来发现转换页的使能引脚一直悬空电源芯片根本不工作。排查过程很曲折先查 PCB发现使能引脚确实没有走线再查网表发现ENABLE网络只出现在输入页转换页根本没有这个网络最后回到原理图发现转换页的 Off-Page Connector 虽然放了但它的端点没有和连线重合视觉上看着连上了电气上是断的。这个坑的教训是Off-Page Connector 放完之后一定要拖一下确认连接。后来我养成了一个习惯所有跨页连接符放完后用 Capture 的“浏览网络”功能检查一遍看每个跨页网络是否在多个页面都出现了。如果只出现在一个页面就是没连上。6.2 案例二差分对命名不一致Allegro 识别失败另一个项目里我定义了 USB 差分对命名是USB_P和USB_N。在 Capture 的差分对管理器里也创建了对应的差分对。但导入 Allegro 后差分对没有自动识别需要手动重新定义。查了半天发现Capture 里有一根线在某个页面被误写成了USB_P_1虽然电气上通过 Off-Page Connector 连上了但差分对管理器里只认USB_P和USB_N多出来的_1后缀让 Allegro 认为这不是同一对。后来把_1去掉重新导出网表问题解决。这个坑的教训是差分对的命名要严格统一任何额外的后缀都会破坏关联。如果确实需要区分不同通道用前缀区分比如USB1_P、USB1_N保持后缀一致。6.3 案例三电源引脚类型警告掩盖了真正的连线错误还有一个项目DRC 报了一堆电源引脚类型警告我习惯性地忽略了因为之前项目里这些警告都不影响。结果板子回来发现一个芯片的电源引脚根本没连上因为那个引脚的连线被误删了但电源引脚警告太多我没注意到“未连接引脚”的 Error 被淹没了。这个坑的教训是不要习惯性忽略 Warning尤其是当 Warning 数量异常多的时候。后来我调整了 DRC 设置把电源引脚类型警告关掉只保留真正重要的检查项这样 Error 就不会被淹没。同时每次导出网表前我会专门检查一遍“未连接引脚”的报告确保没有漏连。7. 一套可复用的连线检查清单画完原理图之后导出网表之前我通常会按下面这个清单过一遍。这套流程帮我避免了很多低级错误也推荐给你检查项检查方法常见问题单页网络连接选中线拖动看是否联动线端点未重合无连接点网络标签一致性搜索网络名检查大小写VCC和vcc分裂成两个网络悬空引脚查看 DRC 的“未连接引脚”报告忘记放 No Connect 标记跨页连接符浏览网络确认多页出现连接符未与线重合差分对差分对管理器检查网络对命名不一致多出后缀电源引脚检查 DRC 电源警告引脚类型与网络名不匹配网表导出导出后搜索关键网络网络丢失或分裂这套清单看起来简单但每一条背后都是踩过的坑。尤其是跨页连接和差分对这两项新手最容易出问题建议画完图后专门花十分钟检查一遍比后面改板返工划算得多。提示如果你用的是 Capture CIS 的团队协作功能建议把这份清单做成检查模板每次提交原理图前由另一个人复核。自己检查容易有盲区别人看一眼可能就发现问题了。8. 关于版本差异和库管理的一些补充不同版本的 Capture CIS 在连线机制上基本一致但有些细节需要注意。比如 16.6 版本里Off-Page Connector 的默认类型是Passive而 17.4 版本里可能默认是Bidirectional如果团队里有人用不同版本可能会因为类型不一致触发 DRC 警告。解决办法是团队统一版本或者在 DRC 设置里把类型检查关掉。库管理方面Capture CIS 的 CIS 功能可以连接数据库从库里调器件时自动带出引脚类型、封装等信息。如果库里的引脚类型定义不规范比如把信号引脚定义成Power就会导致前面说的电源警告。所以库的维护很重要建议指定专人负责库的审核新器件入库前检查引脚类型、封装、Part Number 等字段是否完整准确。另外从原理图导出库的时候Capture 会把当前设计里的器件信息提取出来。如果原理图里的器件被修改过比如改了引脚类型导出的库也会带上这些修改。所以导出库之前确认原理图里的器件定义是正确的避免把错误的定义带到库里影响后续项目。9. 写在最后连线是原理图的“地基”画原理图这件事很多人觉得只要把器件摆上去、线连起来就行了真正的功夫在 PCB 布线。但我的经验是原理图阶段的连线质量直接决定了后面 PCB 的返工率。一个跨页连接符放错位置可能导致整块板子重新打样一个差分对命名不一致可能让高速信号完整性出问题一个电源引脚漏连可能让芯片根本不上电。这些坑我都踩过有些代价还不小。所以现在画原理图我会把更多时间花在连线检查和 DRC 确认上而不是急着导出网表去画 PCB。这套流程看起来慢但实际上省下了大量后期排查和返工的时间。如果你刚开始用 Capture CIS建议从单页网络开始把连接点、网络标签、No Connect 这些基础概念搞清楚再逐步接触跨页连接和差分对。遇到 DRC 报错不要慌逐条排查搞清楚每条报错背后的原因。画得多了你会发现这些机制其实很合理只是需要一点时间去适应它的“脾气”。
