1. 为什么数模混合仿真值得单独搭一套验证环境做过纯数字验证的人第一次接触数模混合仿真大概率会被同一个问题卡住数字仿真器跑得好好的一挂上模拟模块就各种不收敛、找不到器件模型、仿真时间从分钟级直接跳到小时级。这不是工具的问题而是数模混合仿真本身就是一个跨域的活儿它同时牵扯到模拟仿真器、数字仿真器、连接层以及一套能把两边“对齐”的验证环境。Cadence AMSAnalog Mixed-Signal就是为解决这类问题而生的仿真方案。它把Virtuoso侧的模拟求解器Spectre、APS、UltraSim 等和数字侧的仿真器Xcelium、Incisive 等通过一个统一的AMS 控制层协同起来让模拟模块和数字模块在同一个时间轴上推进同时通过接口元素Interface Element完成实数和逻辑值之间的转换。说白了它让“模拟的连续世界”和“数字的离散世界”能坐在同一张桌子上对话。这套东西能解决什么问题最典型的就是ADC/DAC 验证、PLL 锁定行为验证、电源管理芯片的数字控制环路验证、混合信号 SoC 的顶层联调。这些场景里模拟部分不能简化成理想模型数字部分又不可能用 SPICE 一个晶体管一个晶体管地跑AMS 就是那个平衡点。这篇文章适合谁看如果你已经会写基本的 Testbench、懂一点 Verilog/SystemVerilog、也用过 ADE L 跑过纯模拟仿真但一到数模混合就不知道从哪儿下手那这篇就是给你写的。我会从零开始把环境搭建、配置项、连接层、常见坑全部拆开讲尽量做到你照着做就能跑起来。提示本文基于 Cadence Virtuoso 平台下 AMS Designer 的常见使用方式展开不同版本IC6.1.8、ICADV12.3、IC23.1 等菜单名称可能略有差异但核心逻辑一致。2. 环境搭建前的整体设计与思路拆解2.1 数模混合仿真的三种连接方式到底选哪种在动手之前必须先搞清楚 AMS 里模拟和数字是怎么“接”起来的。Cadence 提供了几种连接方式选错了后面全是坑。第一种是基于 netlist 的连接也就是数字部分综合成网表模拟部分也是网表通过 AMS 控制文件把两者的端口对应起来。这种方式最接近传统仿真流程适合数字部分已经 RTL 冻结、准备做后仿的场景。第二种是基于 schematic 的连接在 Virtuoso 原理图里直接放数字模块的 symbol通过Interface Element比如connect模块或者amsConnect把模拟节点和数字端口连起来。这种方式最直观适合早期联调数字部分还在 RTL 阶段模拟部分也在改。第三种是基于 HDL 和 schematic 混合也就是数字用 HDL 描述模拟用原理图通过 config 视图指定每个实例的 view。这是实际项目里最常用的方式因为数字团队和模拟团队本来就是分开干活的。我个人的建议是早期验证用第二种中期联调用第三种最终签核用第一种。原因很简单早期你需要快速迭代schematic 改起来最快中期数字 RTL 稳定了用 config 指定 view 最灵活最终签核必须用网表保证和实际流片一致。2.2 为什么必须用 config 视图来管理 view 绑定很多人第一次搭 AMS 环境时直接在 Testbench 里放 symbol然后 ADE L 里选 AMS 仿真器就开跑结果报一堆“view not found”或者“module not defined”。根本原因是没有用config 视图。Config 视图是 Virtuoso 里专门用来管理“哪个实例用哪个 view”的机制。比如你有一个数字模块digital_top它可能有behavioral、functional、schematic、netlist好几个 view。在纯模拟仿真里你只能选一个但在 AMS 里你可以让digital_top用functionalVerilog让analog_top用schematic然后通过 config 把它们绑在一起。具体操作是在 Library Manager 里新建一个 cellview类型选config然后打开它在 Hierarchy Editor 里逐层指定 view。关键点在于数字模块的 view 要选functional或verilog模拟模块的 view 要选schematic或spectre顶层 Testbench 的 view 选schematic。这样 AMS 控制层才知道哪些走数字仿真器哪些走模拟仿真器。注意config 视图里如果某个实例的 view 没指定AMS 会默认用schematic这会导致数字模块被当成模拟模块跑仿真时间直接爆炸。所以每一个数字实例都必须显式指定functional或verilog。2.3 仿真器选型Spectre 还是 APSXcelium 还是 Incisive模拟侧的选择相对简单Spectre是默认选项精度最高但速度慢APS是加速版适合大模拟模块UltraSim适合超大模拟模块但精度略低。对于数模混合仿真我一般推荐APS因为混合仿真本身时间就长Spectre 太慢UltraSim 精度又不够。数字侧的选择要看你的 Cadence 版本。老版本IC6.1.8 及之前用Incisive新版本ICADV12.3 及之后用Xcelium。Xcelium 对 SystemVerilog 的支持更好仿真速度也更快如果版本允许优先选 Xcelium。在 ADE L 里设置的方式是Setup - Simulator/Directory/Host模拟侧选spectre或aps数字侧在 AMS 控制文件里指定xmelab和xmsim的路径。这里有个坑如果环境变量CDS_INST_DIR没设对Xcelium 可能找不到报xmsim: command not found。解决办法是在.cshrc或.bashrc里显式 export 路径。2.4 目录结构和文件组织别等乱了才后悔AMS 仿真会产生大量中间文件网表、log、波形、AMS 控制文件、数字仿真器的 work 库等等。如果目录结构乱后面排查问题会非常痛苦。我习惯的目录结构是这样的project/ ├── sim/ │ ├── ams_top/ │ │ ├── netlist/ # 生成的网表 │ │ ├── psf/ # 波形文件 │ │ ├── log/ # 仿真日志 │ │ └── amsControl/ # AMS 控制文件 │ └── digital_tb/ │ └── work/ # Xcelium 编译库 ├── schematic/ │ └── ams_top/ └── hdl/ └── digital_top.v关键原则模拟和数字的中间文件分开存放log 单独一个目录波形单独一个目录。这样出问题时你可以直接去log/里找xmsim.log和spectre.out不用在一堆文件里翻。3. 核心细节解析与实操要点3.1 Interface Element 到底怎么用参数怎么设Interface Element 是 AMS 里最核心也最容易出错的部分。它的作用是在模拟节点实数电压/电流和数字端口逻辑 0/1之间做转换。Cadence 提供了几种 Interface Element最常用的是connect模块和amsConnect。connect模块的参数主要有几个logic_high数字逻辑 1 对应的模拟电压比如 1.8V 或 3.3Vlogic_low数字逻辑 0 对应的模拟电压一般是 0Vthreshold判决门限通常是(logic_high logic_low) / 2rise_time/fall_time数字跳变时模拟侧的上升/下降时间影响仿真精度impedance输出阻抗影响驱动能力参数计算示例假设你的数字模块是 1.8V 工艺模拟侧也是 1.8V 域那么logic_high 1.8logic_low 0threshold 0.9。rise_time和fall_time一般设成数字信号周期的 1/100 到 1/10比如 10MHz 时钟周期 100nsrise_time 设 1ns 到 10ns 都合理。设太小会导致仿真步长过小速度慢设太大会导致时序误差。提示threshold不要设成logic_high的 50% 以外的值否则数字侧可能识别不到跳变。我见过有人设成 0.7V1.8V 域的 39%结果数字信号一直不翻转排查了半天。3.2 AMS 控制文件怎么写关键行逐条解释AMS 控制文件通常叫amsControl.scs或amsControl是连接模拟和数字的“胶水”。它告诉 AMS 控制层哪些模块走数字仿真器哪些走模拟仿真器接口怎么处理。一个典型的控制文件长这样simulator langspectre amsd { digital { xmelab -work work -access rwc xmsim -work work } analog { spectre aps } connect { logic_high 1.8 logic_low 0 threshold 0.9 rise_time 1n fall_time 1n } }逐条解释simulator langspectre告诉 AMS 控制层用 Spectre 的语法解析digital { ... }数字仿真器的编译和运行命令xmelab是编译xmsim是运行analog { ... }模拟仿真器选项aps表示用 APS 加速connect { ... }全局接口参数所有 Interface Element 默认用这些值关键点xmelab的-work work指定编译库-access rwc允许读写和覆盖。如果数字模块有 SystemVerilog 的interface或class还要加-sv选项。3.3 数字模块的 Verilog 怎么写才能和模拟侧对齐数字模块的 Verilog 代码本身不需要特殊处理但有几个细节必须注意第一端口类型要明确。模拟侧连过来的信号是wire还是reg要看你数字模块内部怎么用。如果是输入一般用input wire如果是输出用output reg或output wire都行但reg更常见。第二不要用real类型。AMS 的 Interface Element 会自动做转换数字侧只认logic或wire用real会报错。第三时序逻辑的复位要处理好。模拟侧上电时电压是渐变的数字侧如果复位没处理好可能一开始就进入未知态。建议在 Testbench 里加一个initial块等模拟电源稳定后再释放复位。module digital_top ( input wire clk, input wire rst_n, input wire [7:0] adc_data, output reg [7:0] dac_data ); always (posedge clk or negedge rst_n) begin if (!rst_n) dac_data 8h00; else dac_data adc_data 8h01; end endmodule3.4 ADE L 里的 AMS 设置哪些选项必须改ADE L 是模拟仿真的主界面AMS 仿真也是从这里启动的。打开 ADE L 后需要改几个地方Setup - Simulator/Directory/Host模拟侧选spectre或aps数字侧在 AMS 控制文件里指定Setup - Environment添加ams相关的环境变量比如CDS_AMS_HOMESimulation - Options - AMS勾选Enable AMS指定 AMS 控制文件路径Outputs - To Be Plotted选择要看的波形模拟侧和数字侧都可以选最容易漏的一步在Setup - Environment里加SPECTRE_DEFAULTS aps否则即使 AMS 控制文件里写了aps模拟侧还是用 Spectre 跑速度上不去。注意ADE L 的 AMS 选项在不同版本里位置不一样。IC6.1.8 在Simulation - Options - AMSICADV12.3 在Simulation - AMS Options。找不到就搜“AMS”。4. 实操过程与核心环节实现4.1 从零开始新建库、建 cellview、画 Testbench第一步在 Library Manager 里新建一个库比如ams_lab技术库选你的工艺库比如gpdk180或tsmc28。第二步新建一个 cellview名字叫ams_tb类型选schematic。打开原理图编辑器放几个东西模拟模块的 symbol比如一个adc和一个dac数字模块的 symbol从 Verilog 生成或者手动画一个Interface Element从analogLib里找connect或amsConnect电源和地vdc、gnd时钟源vpulse或vsource第三步连线。模拟模块的输出连到 Interface Element 的模拟侧Interface Element 的数字侧连到数字模块的输入。数字模块的输出反过来连到另一个 Interface Element再连回模拟模块。关键点Interface Element 的方向要搞对。connect模块有A侧模拟和D侧数字A侧是实数端口D侧是逻辑端口。连反了会报“type mismatch”。4.2 生成 config 视图并绑定 viewTestbench 画好后新建一个 config 视图。在 Library Manager 里选File - New - Cellview类型选config名字叫ams_tb_config。打开 config 视图会看到 Hierarchy Editor。顶层ams_tb的 view 选schematic。展开后模拟模块的 view 选schematic数字模块的 view 选functional或verilog。Interface Element 的 view 选schematic。如果数字模块的 Verilog 还没编译需要先在 Xcelium 里编译xmelab -work work -access rwc digital_top.v编译成功后config 视图里就能选到functionalview 了。4.3 写 AMS 控制文件并关联到 ADE L在仿真目录下新建amsControl.scs内容参考 3.2 节。然后在 ADE L 里Setup - Simulator/Directory/Host模拟侧选apsSimulation - Options - AMS勾选Enable AMSAMS Control File填amsControl.scs的路径Setup - Environment加SPECTRE_DEFAULTS apsOutputs - To Be Plotted选dac_data、adc_data、clk等信号参数计算示例假设你的时钟是 10MHz周期 100ns。rise_time和fall_time设 1ns仿真步长最大设 0.1ns最小设 1ps。这样既能保证精度又不会太慢。4.4 跑第一次仿真并检查 log点Simulation - Netlist and Run开始仿真。第一次跑大概率会报错别慌去log/目录看xmsim.log和spectre.out。常见错误和排查方法错误信息原因解决方法view not foundconfig 视图没绑定 view检查 Hierarchy Editor 里每个实例的 viewmodule not defined数字模块没编译跑xmelab编译 Verilogtype mismatchInterface Element 连反了检查 A 侧和 D 侧连接convergence error模拟侧不收敛加reltol、abstol或减小步长xmsim: command not found环境变量没设exportCDS_INST_DIR和PATH4.5 波形查看和结果分析仿真跑完后用SimVision或Virtuoso Visualization and Analysis看波形。模拟信号和数字信号可以在同一个窗口里看模拟是连续曲线数字是方波。关键点数字信号的跳变时刻要和模拟信号的过阈值时刻对齐。如果对不齐说明threshold或rise_time设得不对回去调 Interface Element 参数。5. 常见问题与排查技巧实录5.1 仿真不收敛怎么一步步定位AMS 仿真不收敛是最常见的问题原因可能出在模拟侧也可能出在接口侧。排查顺序先单独跑模拟侧把数字模块换成理想源只跑模拟部分看是否收敛。如果不收敛是模拟电路的问题加reltol1e-4、abstol1e-12或者检查有没有悬空节点。再单独跑数字侧把模拟模块换成理想源只跑数字部分看是否正常。如果不正常是 Verilog 的问题检查复位和时钟。最后跑混合如果单独跑都正常混合跑不收敛大概率是 Interface Element 参数问题。把rise_time和fall_time调大比如从 1ns 调到 10ns看是否改善。提示AMS 仿真不收敛时Spectre 会在spectre.out里打印最后一次迭代的节点电压。找到电压异常大的节点重点检查。5.2 数字信号不翻转怎么查数字信号不翻转通常是 Interface Element 的threshold设得不对或者模拟侧根本没达到阈值。排查步骤在波形窗口里看模拟侧信号的幅度确认是否超过threshold如果模拟侧幅度够但数字侧不翻转检查 Interface Element 的logic_high和logic_low是否和模拟侧电压域匹配如果模拟侧幅度不够检查模拟模块的驱动能力或者 Interface Element 的impedance是否太大我踩过的坑有一次模拟侧输出是 1.2V 域但 Interface Element 默认logic_high1.8结果数字侧一直识别为 0。改成 1.2 后正常。5.3 仿真速度太慢怎么优化AMS 仿真速度慢通常是模拟侧拖后腿。优化方法模拟侧用APS而不是 Spectre减小仿真时间只跑关键时间段调大rise_time和fall_time减少数字跳变时的模拟步长用save语句只保存关键节点不要保存所有节点数字侧用Xcelium而不是 Incisive实测数据一个 ADCDAC 的混合仿真SpectreIncisive 跑了 4 小时换成 APSXcelium 后 1.5 小时速度提升 2.6 倍。5.4 常见问题速查表问题可能原因快速解决仿真启动就报错config 视图没建新建 config 视图并绑定 view数字模块找不到Verilog 没编译跑xmelab编译波形全是零复位没释放检查 Testbench 复位逻辑仿真卡住不动模拟侧不收敛加reltol、abstol数字信号抖动threshold设得不对调成logic_high的 50%仿真结果和预期不符Interface Element 参数不对检查logic_high、logic_low、rise_time5.5 独家避坑技巧技巧一在 Testbench 里加一个initial块仿真开始后等 1us 再释放复位。这样模拟电源有足够时间稳定数字侧不会进入未知态。技巧二Interface Element 的rise_time和fall_time不要设成 0否则 Spectre 会报“time step too small”。最小设 1ps。技巧三如果数字模块有多个时钟域每个时钟域都要单独加 Interface Element不要共用。技巧四仿真前先跑一个短时间的“冒烟测试”比如 10us确认基本功能正常后再跑长时间仿真。技巧五log 文件要定期清理否则磁盘满了会导致仿真中断。我一般设一个 cron job每天清理 7 天前的 log。6. 验证环境复用与后续扩展6.1 把 Testbench 做成可复用的模板第一次搭好 AMS 环境后后面再做类似项目可以直接复用。我的做法是把 Testbench 里的模拟模块和数字模块做成可替换的“插槽”Interface Element 参数做成变量在 ADE L 里用design variables管理AMS 控制文件做成模板只改数字仿真器路径和接口参数这样下次做新项目只需要换模块、改参数不用从头搭。6.2 从功能验证到后仿的平滑过渡功能验证通过后下一步是后仿。后仿的 AMS 环境和功能验证基本一样区别在于模拟侧用提取后的网表extractedview而不是 schematic数字侧用综合后的网表而不是 RTLconfig 视图里把 view 改成extracted和netlist关键点后仿的仿真时间会比功能验证长很多建议先用小规模测试用例跑通再跑全芯片。6.3 和 UVM 结合的可能性如果数字侧已经用了 UVMAMS 也可以和 UVM 结合。方法是在数字侧加一个 UVM 的 agent通过 Interface Element 和模拟侧交互。这样可以用 UVM 的 scoreboard 和 coverage 来验证混合信号的行为。不过 UVMAMS 的复杂度比较高建议先把基本的 AMS 环境跑通再考虑上 UVM。6.4 我个人在实际操作中的体会搭 AMS 环境最耗时的不是画图而是排查各种“莫名其妙”的错误。我的经验是先把模拟侧和数字侧分别跑通再合起来跑。很多人一上来就混合跑结果报错都不知道是哪边的问题。另外log 文件一定要仔细看。Spectre 和 Xcelium 的 log 里其实写得很清楚只是信息量大容易忽略。我习惯用grep -i error和grep -i warning先过滤一遍再看具体内容。最后再分享一个小技巧如果仿真跑得慢可以先用aps和-sv跑一个短时间确认功能正常后再跑长时间。不要一上来就跑全时段浪费时间。
