MPC8308硬件设计实战：去耦、阻抗匹配与配置引脚设计详解

1. 项目概述：从芯片手册到可靠电路板

做硬件设计，尤其是处理器这类核心器件的外围电路设计，最怕的就是“知其然不知其所以然”。芯片手册（Datasheet）或硬件规范（Hardware Specification）里给出的那些推荐值，比如“每个电源引脚放一个0.1μF电容”、“配置引脚上拉4.7kΩ”，如果只是照葫芦画瓢，板子可能也能跑起来，但一旦遇到偶发性的死机、数据错误或者EMC测试不过，排查起来就犹如大海捞针。我经手过不少基于Freescale（现NXP）PowerQUICC系列处理器的项目，MPC8308算是其中非常经典且应用广泛的一款集成通信处理器。今天，我就结合这份官方硬件规范（Rev.4），抛开那些照本宣科的解释，从一个实际设计者的角度，深挖一下MPC8308在去耦、阻抗和配置引脚这几个关键硬件设计点背后的门道。这些内容不仅仅是画原理图、摆元器件，更关乎整个系统的电源完整性、信号完整性和启动可靠性，是决定产品稳定性的基石。

MPC8308作为一款集成了Power Architecture e300内核、DDR2内存控制器、多路以太网、PCI Express和USB等接口的SoC，其功耗动态范围大、工作频率高，对电源和信号质量的要求极为苛刻。规范中第23章“系统设计信息”虽然篇幅不长，但字字珠玑，浓缩了确保芯片稳定工作的核心硬件设计准则。本文将围绕“去耦电容布局”、“输出阻抗匹配”和“配置引脚处理”这三个工程师最容易忽视或误解的环节，展开详细解读，并补充大量手册中未明说、但实践中至关重要的经验细节。无论你是正在评估MPC8308的新手，还是希望优化现有设计的老手，这些从实际项目中踩坑、填坑总结出的经验，都能帮你少走弯路，设计出更稳健的硬件平台。

2. 电源去耦设计：不只是“放几个电容”那么简单

手册第23.3节“去耦推荐”开篇就点明了问题的核心：由于庞大的地址/数据总线和高速运行，MPC8308会产生瞬态功率浪涌和高频电源噪声。这段话背后的物理图像是，当处理器内核和总线驱动器同时翻转，尤其是驱动大容性负载（如长长的PCB走线、连接器）时，会在极短时间内（纳秒级）从电源网络抽取巨大的电流。如果电源配送网络（PDN）的阻抗不够低，这个瞬间的电流需求就会导致芯片电源引脚上的电压产生跌落（Ground Bounce或Power Droop），严重时可能低于芯片的最低工作电压，导致逻辑错误甚至闩锁。

2.1 去耦电容的层级与分工

规范推荐的做法构成了一个典型的多级去耦网络，每一级都有其不可替代的作用：

1. 芯片级去耦（0.01/0.1μF陶瓷电容）：这是第一道防线，也是最重要的防线。规范要求在每个VDD、NVDD、GVDD、LVDD引脚都放置至少一个。这里的“至少一个”是底线，在实际高频应用中，对于电流特别大的核心电源（如VDD），我通常会为每个引脚分配一个0.1μF和一个0.01μF的电容并联。0.1μF电容对几百KHz到几十MHz的中频噪声有较好的抑制效果，而0.01μF电容的谐振频率更高，能有效滤除几十MHz到上百MHz的高频噪声。关键点在于“最短路径”：电容必须尽可能靠近芯片的电源引脚，并通过过孔直接连接到对应的电源平面和地平面，任何多余的走线都会引入寄生电感，严重削弱高频去耦效果。对于BGA封装，采用“盘中孔”技术或将电容放在背面芯片投影区内，是实现最短连接的最佳方式。

2. 封装/芯片周边去耦：规范提到“Others may surround the part”，即在芯片周围也放置一些去耦电容。这主要针对那些无法在芯片正下方（Underneath）放置足够电容的情况，或者作为额外补充。此时，仍需优先保证这些电容到芯片电源/地引脚的回流路径最短。

3. 板级大容量储能电容（Bulk Capacitor， 100-330μF）：这是第二道防线，通常分布在板卡电源入口处或主要耗电芯片集群周围。它的作用不是滤除高频噪声（它的ESL和ESR使其在高频下阻抗很高），而是充当“能量水库”，在芯片产生低频（如KHz级）大电流需求时，快速补充电荷，防止电源轨产生大幅度的低频跌落。同时，它也为更靠近芯片的小容量陶瓷电容“充电”。规范推荐低ESR的钽电容（如AVX TPS）或聚合物铝电解电容（如Sanyo OSCON），因为它们比普通的铝电解电容具有更快的响应速度。

实操心得：电容选型与布局的魔鬼细节

• 材质与尺寸：必须选用陶瓷电容（MLCC），且优选0402或0603封装。更小的封装（如0201）寄生电感更小，高频特性更好，但对贴装工艺要求高。X7R或X5R介质是性价比和稳定性兼顾的选择，避免使用Y5V这类容量随电压、温度变化剧烈的材质。
• 电压额定值：去耦电容的额定电压至少是电源电压的1.5倍。例如，对于1.0V的VDD，至少选用1.5V或2.5V耐压的电容。留有裕量可以保证电容在实际工作中的可靠性，避免直流偏压效应导致容量骤减。
• 过孔连接：规范建议大容量电容用两个过孔连接电源和地平面，这是为了减小单个过孔的电感。对于小容值的陶瓷电容，如果空间允许，我也倾向于使用两个过孔（或一个椭圆焊盘+过孔）来进一步降低连接阻抗。
• 电源平面分割：VDD、NVDD、GVDD、LVDD等不同电源域，必须使用独立的电源平面或在同一平面上进行严格的分割。去耦电容必须从各自的电源平面取电，最后在单点（通常通过磁珠或0Ω电阻）连接，以避免噪声通过电源平面相互串扰。

2.2 针对MPC8308各电源域的具体考量

MPC8308有多种电源域，去耦设计需区别对待：

• VDD (Core Power)：处理器核心电源，通常为1.0V或1.2V，电流动态变化最剧烈，对噪声最敏感。这里需要最密集、最高质量的去耦。除了每个引脚配电容，在芯片角落或电源引脚密集区，可以额外多放置一些电容。
• NVDD/GVDD/LVDD (I/O Power)：分别为普通I/O、DDR内存I/O和局部总线I/O供电。它们的电压较高（如3.3V， 2.5V， 1.8V），噪声容限相对核心电源稍高，但同样重要。特别是DDR的GVDD，其电源质量直接影响内存时序裕量，去耦不足会导致内存读写错误。需要遵循DDR接口的特定布局布线规则，将去耦电容紧挨着DDR芯片和MPC8308的DDR电源引脚放置。
• AVDD1/AVDD2 (Analog Power)：模拟电源，用于PLL等模拟电路。这是对噪声最敏感的部分，必须与数字电源进行隔离（通常使用磁珠或π型滤波器），并且要有独立的、非常干净的模拟地平面。去耦电容的布局要求比数字部分更严格，通常需要形成一个局部的“静默区”。

3. 输出缓冲器直流阻抗：理解驱动能力的本质

手册第23.5节“输出缓冲器直流阻抗”是很多工程师会跳过或误解的部分，但它对于高速信号完整性设计至关重要。它不是在教你如何测量，而是在定义芯片输出驱动器的源端输出阻抗（Z0）。这个参数是进行阻抗匹配、计算信号摆幅、分析反射噪声的基础。

3.1 什么是输出阻抗？为什么它很重要？

你可以把芯片的输出驱动器想象成一个理想电压源串联一个内阻（即输出阻抗Z0）。当它驱动一个传输线（PCB走线）时，如果传输线的特征阻抗（例如50Ω）与驱动器的输出阻抗不匹配，信号在源端就会发生反射。部分能量被反射回驱动器，可能导致信号过冲、下冲或振铃，破坏信号质量，尤其在多负载、菊花链拓扑中问题更突出。

MPC8308的驱动器是推挽式的（开漏的I2C等除外），其输出阻抗Z0由内部PMOS上拉电阻（Rp）和NMOS下拉电阻（Rn）并联等效而成。手册通过图55和文字描述了一种测量方法：在输出引脚和电源（或地）之间接一个可调电阻，调整电阻值使引脚电压为电源电压的一半，此时外部电阻值就等于内部驱动器在该状态下的导通电阻。分别测量上拉和下拉状态，取平均值得到Z0。

3.2 解读阻抗表格与设计指导

表60给出了MPC8308在不同接口上的目标输出阻抗：

关键解读：

1. DDR接口的驱动能力更强：DDR DRAM接口的驱动阻抗目标值是20Ω，而其他通用接口是42Ω。更低的阻抗意味着驱动器可以提供更大的电流（I = V / Z0），从而能够以更快的速率对DDR内存总线（通常特征阻抗为40Ω或50Ω）上的容性负载进行充放电，满足DDR严格的时序要求（如建立/保持时间）。这也解释了为什么DDR接口的功耗通常更大。
2. “目标值”的含义：这是芯片在典型工艺角、额定电压和105°C结温下的设计目标。实际芯片的阻抗会随着工艺偏差、电源电压和工作温度变化。因此，在进行精确的SI仿真时，需要考虑这个变化范围。
3. 与串联匹配电阻的关系：这是最重要的应用点。为了实现源端匹配，我们常常在驱动器输出端串联一个电阻Rs。理想情况下，应满足Rs + Z0 = 传输线特征阻抗Z。例如，对于特征阻抗50Ω的以太网TX走线，如果驱动器Z0约为42Ω，那么串联的匹配电阻Rs应选择8.2Ω（标准值）。对于DDR数据线（特征阻抗通常40Ω），如果Z0为20Ω，则Rs应选择22Ω或20Ω。注意：很多硬件工程师会直接使用33Ω或22Ω作为串联匹配电阻，这是基于经验值。但最严谨的做法是根据芯片手册提供的Z0和目标传输线阻抗来计算，并在PCB上预留可替换电阻的位置，以便调试。

3.3 驱动电流（Isource）的计算

手册还给出了测量和计算驱动电流Isource的方法。这对于驱动重负载（如长电缆、多个负载）时的电平计算很重要。如果负载过重，输出电压可能无法达到满幅的VOH，导致接收端误判。通过公式 Isource = V1 / Rsource，可以估算出驱动器在特定条件下的最大拉电流能力。在设计需要驱动外部较重负载的电路时（例如通过GPIO直接驱动LED或光耦），必须确保负载电流需求小于驱动器的Isource能力，否则需要增加外部缓冲器。

4. 配置引脚复用与上拉电阻：决定系统启动的“基因”

第23.6节“配置引脚复用”和第23.7节“上拉电阻要求”处理的是系统上电初始化的关键步骤。这些配置决定了处理器内核时钟源、内存控制器模式、Boot ROM地址、PCIe模式等根本性设置，可以说是硬件给软件设定的“初始基因”。

4.1 配置引脚的工作原理

MPC8308有一组特殊的引脚，它们在正常工作时是输出功能（例如可能是某个GPIO或外设功能），但在上电复位（PORESET）信号有效期间，它们被内部电路切换为输入状态。在PORESET信号的下降沿（即复位释放时刻），这些引脚上的电平（高或低）被采样并锁存到内部配置寄存器中。一旦锁存完成，这些引脚就恢复为正常的输出功能，后续软件再改变配置寄存器也无法影响这些硬件初始化设定了。

设计要点：

1. 电阻值选择：规范明确要求使用4.7 kΩ的外部上拉或下拉电阻。这个值是一个权衡：足够大（通常10kΩ以上）以避免在引脚作为输出时消耗过多电流；但又不能太大，以确保在PORESET期间，能够可靠地抵抗板上可能的漏电流或噪声，将引脚稳定地拉至目标电平。4.7kΩ是一个经验值，在保证可靠性的同时，对输出状态的影响也较小。
2. 布局布线要求：规范特别强调“Careful board layout with stubless connections”。这意味着连接配置引脚和电阻的走线必须非常短，最好是无分支的“点对点”直接连接。绝对禁止将配置引脚先引出一段长走线，再在末端接电阻。因为长走线相当于天线，在复位敏感期间容易引入噪声，导致采样到错误的配置值，进而使系统无法启动或工作异常。电阻应尽可能靠近MPC8308的引脚放置。
3. 未连接（NC）引脚：对于标记为NC的引脚，必须保持悬空。任何试图连接或测试的行为都可能损坏芯片。

4.2 开漏引脚的上拉电阻

第23.7节专门针对I2C、MDIO、HRESET等开漏（Open-Drain）输出类型的引脚。开漏输出只能将信号拉低，要输出高电平需要依赖外部上拉电阻。规范推荐使用10 kΩ的上拉电阻。

设计考量：

• 上拉电压：上拉电阻的另一端接哪个电压？这需要看引脚所在接口的电平标准。例如，I2C接口的上拉电阻通常接到NVDD（I/O电源，如3.3V）。MDIO也类似。HRESET（硬件复位输入）是个特例，它需要被外部电路（如看门狗芯片、复位按钮）拉低以触发复位，其上拉电阻保证了在无人驱动时，该引脚处于稳定的无效（高）状态。
• 电阻值计算：10 kΩ是推荐值，实际选择需要考虑总线电容和上升时间。根据公式上升时间 ≈ 2.2 * R_pullup * C_bus，总线电容C_bus包括所有连接在总线上的引脚电容和走线电容。如果总线较长、设备多，电容大，上升时间会变慢，可能无法满足I2C等总线在高速模式下的时序要求。此时需要减小上拉电阻值（例如4.7kΩ），但会增大静态电流。通常，在标准模式（100kHz）下，10kΩ适用于大多数应用；在快速模式（400kHz）或以上，可能需要4.7kΩ甚至更小。最佳实践是在PCB上预留不同阻值电阻的焊盘，以便调试。
• JTAG接口：规范提到了JTAG接口（TCK, TMS, TDI等）也需要正确配置上拉/下拉，以确保在正常运行时处于无效状态，防止意外触发调试功能。具体连接方式需参考MPC8308的参考设计或JTAG标准。

4.3 一个常见的配置引脚设计实例

以MPC8308的BOOT_SEL[0:3]引脚为例（具体引脚名需查引脚复用表），它们决定了芯片从哪个外部设备（如NOR Flash, NAND Flash, SD/MMC, PCI Express）启动。假设我们希望从NOR Flash启动，对应的编码是b0000。

设计步骤：

1. 查表：在硬件规范或参考手册中找到BOOT_SEL引脚对应的具体引脚号（例如，可能是GPIO[12:15]在复位期间的复用功能）。
2. 确定电平：根据启动编码0000，确定每个引脚在复位期间需要被拉高还是拉低。
3. 原理图设计：为每个BOOT_SEL引脚放置一个4.7kΩ电阻。如果需要拉高，电阻一端接引脚，另一端接NVDD（如3.3V）；如果需要拉低，电阻一端接引脚，另一端接地（VSS）。
4. PCB布局：将这4个电阻集中放置在非常靠近MPC8308对应引脚的区域。走线从芯片引脚直接“刺入”电阻焊盘，再从电阻另一端走到电源或地平面，避免任何形式的“T型”分支或长走线。
5. 复查：务必在PCB评审阶段重点检查这些配置引脚的走线，确保其符合“stubless”原则。

5. 从器件选型到PCB布局的完整实操流程

理解了原理，我们将其串联成一个从器件选型到PCB布局的完整设计流程。这里以设计一个基于MPC8308的核心板为例。

5.1 电源树分析与去耦电容清单制定

首先，根据MPC8308的电源需求（规范中有详细的电源引脚列表和电流消耗估算表），规划整个电源树（Power Tree）。确定各个电源域（VDD, NVDD, GVDD, LVDD, AVDD1, AVDD2）的电压和最大电流。然后，为每个电源域制定去耦电容清单：

1. Bulk电容：在每个电源域的输入入口处，放置1-2个低ESR的钽电容或聚合物电容，容值100μF~330μF。例如，在3.3V（NVDD）输入处放一个220μF/6.3V的POSCAP电容。
2. 中频去耦：在芯片周围，为每个电源域分配若干组0.1μF的陶瓷电容。数量至少等于该电源域的引脚数，并额外增加20%~50%作为余量。例如，VDD有50个引脚，则至少准备60个0.1μF/1.5V的0402 X7R电容。
3. 高频去耦：在芯片最靠近电源引脚的位置（特别是BGA底部扇出区域），为每个电源引脚分配一个0.01μF或0.022μF的电容。可以与0.1μF电容成对出现。
4. 模拟电源去耦：为AVDD1和AVDD2单独规划。除了靠近引脚放置0.1μF和0.01μF电容外，在其电源输入路径上增加一个磁珠（如600Ω@100MHz）和一个小电阻（如0Ω，用于调试）进行隔离，并确保其下方有完整的模拟地平面。

创建电容位号映射表：在原理图库和PCB布局中，为每个去耦电容做好清晰的位号命名和位置规划，例如C101_VDD_01表示VDD电源的第一个去耦电容，便于后续检查和调试。

5.2 信号完整性预仿真与阻抗匹配电阻计算

在原理图设计阶段，就需要确定关键高速网络的阻抗匹配策略。

1. 确定目标阻抗：与PCB板厂沟通，确定叠层结构，并计算出关键信号层（如DDR数据线、以太网差分线）的特征阻抗。通常，单端线目标为50Ω，DDR差分线为100Ω差分阻抗。
2. 计算串联匹配电阻：
   • 对于DDR数据线（DQ, DQS）：假设板厂给出的单端线阻抗为40Ω，MPC8308的Z0目标为20Ω。则串联电阻Rs = 40Ω - 20Ω = 20Ω。选择0201封装的20Ω 1%精度的电阻。
   • 对于以太网TX/RX单端信号：假设阻抗为50Ω，Z0为42Ω。则Rs = 50Ω - 42Ω = 8Ω。选择8.2Ω（标准值）电阻。
   • 对于时钟等关键信号：同样方法计算。注意，有些时钟输出可能已经内部匹配，需查手册确认。
3. 预留调试点位：在所有串联匹配电阻和终端电阻（如DDR的VTT电阻）位置，在PCB上预留并联或串联的备用焊盘，方便在调试时调整阻值或改为0Ω直连。

5.3 配置引脚与复位电路设计

这是确保一次上电成功的关键。

1. 列出所有配置引脚：仔细阅读手册中关于“Configuration Pins”或“Boot Configuration”的章节，列出所有相关的引脚，包括BOOT_SEL,PCI_MODE,SERDES_REFCLK_SEL等。
2. 确定配置方案：根据你的硬件设计（用什么启动介质、PCIe是否使能、时钟源选择等），确定每个配置引脚需要的电平状态（上拉或下拉）。
3. 原理图实现：为每个配置引脚添加4.7kΩ电阻。强烈建议在原理图上每个电阻旁边添加注释，写明“上拉至NVDD（3.3V）用于XXX配置”或“下拉至GND用于XXX配置”。这能极大减少后续查错时间。
4. 复位电路设计：HRESET引脚需要10kΩ上拉至NVDD。同时，需要设计一个可靠的复位生成电路，可能包括手动复位按钮、电源监控芯片（如MAX809）和看门狗芯片。确保复位信号的时序满足手册要求（如复位脉冲宽度）。

5.4 PCB布局布线核心要点

进入PCB阶段，所有理论都将接受实践的检验。

1. 电源平面处理：
   • 为VDD, NVDD, GVDD, LVDD规划独立的电源平面或区域。如果层数有限，优先保证VDD（核心电源）有完整平面。
   • 电源平面边缘要内缩，避免边缘辐射。
   • 不同电源平面之间用宽间隙（如20mil）隔离。
2. 去耦电容布局：
   • BGA底部：利用BGA扇出后的空间，尽可能多地放置0402或0201封装的0.01μF/0.1μF电容。电容的GND过孔应直接打在电容焊盘旁，并连接到完整的地平面。
   • 芯片周围：在芯片四周放置剩余的0.1μF和Bulk电容。Bulk电容的过孔要足够多、足够粗，以降低ESL。
3. 高速信号布线：
   • DDR布线：这是重中之重。严格遵循等长、同组、参考平面完整的原则。数据线（DQ）以DQS为基准做等长，地址命令控制线以时钟为基准做等长。走线避免穿越平面分割区。
   • 差分对（如以太网、PCIe、USB）：严格差分走线，控制差分阻抗，长度匹配。
   • 串联电阻放置：串联匹配电阻必须放在驱动器端（即MPC8308一侧），并且尽量靠近MPC8308的引脚，电阻之后不要再有分支。
4. 配置引脚布线：
   • 将所有的配置引脚上拉/下拉电阻集中在一个区域（靠近芯片）。
   • 从芯片引脚到电阻的走线尽可能短（<300mil），线宽5-8mil即可。坚决杜绝“先走一段长线再接电阻”的做法。
   • 电阻到电源/地的连接可以稍长，但也要保证低阻抗。
5. 地平面：保证一个完整、无割裂的地平面（通常是GND）是所有信号（尤其是高速信号）的理想回流路径。这是抑制EMI、保证信号完整性的最有效手段。

6. 调试、测试与常见问题排查

板子回来，上电不启动或者运行不稳定是常态。如何快速定位是电源、配置还是信号完整性问题？

6.1 上电前检查与静态测试

1. 目视与连通性检查：检查有无短路、虚焊、错件。用万用表测量所有电源对地电阻，排除短路。
2. 配置引脚电压测量：在不上电或仅上I/O电（NVDD）的情况下，测量各配置引脚对地电压。下拉的应该接近0V，上拉的应该接近NVDD电压（如3.3V）。如果电压异常（比如1.6V），可能是电阻虚焊、错值，或者引脚内部有故障。
3. 复位信号测量：测量HRESET引脚电压，应为高电平（上拉至NVDD）。按下复位按钮，应能看到一个干净的低脉冲。

6.2 上电与基础功能测试

1. 顺序上电：如果设计中有电源时序要求，用示波器监控各电源轨的上电顺序和波形，确保无过冲、跌落或毛刺。
2. 核心电压与电流：测量VDD等核心电源的电压是否稳定在标称值（如1.0V）。监测上电瞬间的电流冲击。
3. 时钟与复位：用示波器测量系统输入时钟（SYSCLK）是否起振，频率、幅值是否正常。监测PORESET信号，确认其在时钟稳定后经过足够延时才释放。
4. Boot启动：连接JTAG调试器（如Lauterbach或PEEDI），看能否识别到芯片内核（如e300）。如果无法识别，问题很可能出在：
   • 电源：某个电源域电压不对或噪声太大。
   • 时钟：参考时钟没起振。
   • 配置：BOOT_SEL等配置引脚电平错误，导致芯片进入了未预期或无效的启动模式。
   • 复位：复位信号异常。

6.3 运行不稳定问题排查

如果系统能启动但运行中随机死机、数据错误，问题可能更隐蔽。

1. 电源完整性测试：使用带宽≥500MHz的示波器和低感探头（或专用电源探头），直接点测MPC8308芯片背面或电源引脚上的电压（不是电源输出端！）。在芯片全速运行（比如运行内存测试程序）时，观察VDD等电源轨上的噪声纹波。规范通常要求纹波在标称电压的±3%以内（如1.0V±30mV）。如果噪声过大，检查去耦电容是否有效焊接、布局是否合理、Bulk电容是否足够。
2. 信号完整性测试：使用高速示波器（≥1GHz）测量关键信号，如DDR时钟、DQS、地址线。
   • 眼图：对高速串行信号（如PCIe， SGMII）进行眼图测试，检查眼高、眼宽、抖动是否达标。
   • 波形质量：检查信号是否有严重的过冲、振铃、台阶。振铃往往表明阻抗不匹配，需要检查串联电阻值是否合适，走线是否有stub。
   • 时序测量：测量DDR信号之间的建立/保持时间是否满足MPC8308和DRAM芯片的要求。不满足可能需要调整PCB走线长度或驱动器强度设置（如果软件可调）。
3. 热成像检查：系统运行一段时间后，用热像仪扫描板卡，检查是否有局部过热芯片，这可能是短路或驱动负载过重的表现。

6.4 常见问题速查表

6.5 个人调试心得：示波器探头的“艺术”

很多电源完整性问题在测试端看不到，是因为探头使用不当。测量芯片电源引脚上的高频噪声，必须使用接地弹簧（Ground Spring），而不是长长的鳄鱼夹地线。长地线会引入巨大的寄生电感，把本身的高频噪声都滤掉或产生振铃，让你误以为电源很干净。正确的做法是将探头的接地弹簧直接点在芯片附近的地过孔上，针尖点在芯片的电源引脚或最近的去耦电容焊盘上。这样才能看到真实的、芯片“感受到”的电源噪声。这个小技巧帮我定位过无数次诡异的系统重启问题。

另一个心得是关于配置电阻的。有一次调试，板子始终无法从NOR Flash启动。测量BOOT_SEL引脚电压，都在3.2V左右（上拉至3.3V），逻辑上是对的。但用示波器的毛刺触发模式一看，发现在上电复位期间，这些引脚上有明显的负向毛刺。原因是配置电阻的走线经过了某个高速开关电源的路径下方，受到了干扰。后来将电阻挪到离芯片引脚更近、且下方有完整地屏蔽的位置，并缩短走线后，问题解决。这印证了手册中“stubless connections”和谨慎布局的极端重要性。硬件设计，有时失之毫厘，谬以千里。