ICC实战笔记：Chip Finishing阶段这6个坑，新手最容易踩（附详细命令与避坑指南）

ICC实战笔记：Chip Finishing阶段这6个坑，新手最容易踩（附详细命令与避坑指南）

刚接触ICC工具进行后端设计的工程师，往往会在Chip Finishing阶段遇到各种意想不到的问题。这个阶段看似只是例行检查，实则暗藏玄机。本文将结合真实项目经验，剖析新手最容易踩的6个典型坑点，并提供可直接复用的命令组合与排查思路。

1. 设计加载与初步验证的隐藏风险

许多新手在复制单元后直接开始操作，却忽略了基础环境检查。以下是一个真实案例的完整流程：

# 正确加载流程示例 open_mw_lib orca_lib.mw copy_mw_cel -from route_opt_final -to chip_finish -force open_mw_cel chip_finish

常见错误1：忘记使用-force参数，当目标单元已存在时会导致命令失败。建议始终添加此参数。

验证阶段需要特别注意：

verify_zrt_route | tee -i verify_route.log verify_lvs | tee -i verify_lvs.log report_constraint -all_violators > constraints.rpt

关键检查点：

• 确保日志文件生成正常（使用tee命令双重记录）
• 检查约束报告中是否存在max_transition违规
• 确认verify_zrt_route输出的DRC数量与预期一致

注意：若发现LVS违规但DRC正常，很可能是电源网络连接问题，应先检查derive_pg_connection执行情况

2. 关键区域优化的双刃剑效应

线宽/线距调整是提高良率的重要手段，但过度优化会导致时序恶化。建议采用以下分步策略：

1. 基准数据采集：

   report_critical_area -fault_type short -threshold 0.1 > cca.short.init.rpt report_critical_area -fault_type open -threshold 0.1 > cca.open.init.rpt

2. 渐进式调整（推荐参数）：

   set_wire_spread_strategy -layer_range {METAL1 METAL6} -spacing_factor 1.2 spread_zrt_wires -effort medium set_wire_widening_strategy -layer_range {METAL2 METAL5} -width_factor 1.15 widen_zrt_wires -effort high

3. 效果验证矩阵：

   优化类型	良率提升	时序影响	推荐场景
   线距扩展	15-20%	1-3% TNS	高频设计
   线宽增加	10-15%	3-5% TNS	功率敏感设计

典型错误：未保存优化前后报告，导致无法量化调整效果。务必执行：

sh mkdir -p reports/cca mv output_heatmap reports/cca/short_after.rpt

3. 天线效应修复的进阶技巧

教科书式的天线修复方法在实际项目中往往需要调整。以下是经过验证的最佳实践：

跳线法优化方案：

set_route_zrt_detail_options \ -antenna_fixing_preference jump \ -max_jump_layer_change 2 \ -min_jump_wire_length 5

二极管插入策略：

source scripts/cb13_6m_antenna.tcl set_route_zrt_detail_options \ -insert_diodes_during_routing true \ -diode_cell ANTENNA_DIODE \ -max_diode_ratio 0.2 route_zrt_detail -incremental true

常见问题排查表：

经验提示：在28nm以下工艺中，建议优先使用二极管方案，跳线法可能引入不可控的RC延迟

4. 填充单元的操作误区

金属/非金属填充的常见错误是忽略连接性检查。推荐以下可靠流程：

# 金属填充（带去耦电容） insert_stdcell_filler \ -cell_with_metal "feedth9 feedth3" \ -connect_to_power VDD \ -connect_to_ground VSS \ -fill_boundary \ -max_density 95% # 非金属填充 insert_stdcell_filler \ -cell_without_metal "feedth" \ -connect_to_power VDD \ -connect_to_ground VSS \ -fill_boundary \ -max_density 98% # 必须执行的连接检查 verify_pg_nets -check_std_cell_pins

关键参数说明：

• -fill_boundary：确保填充到芯片边界
• -max_density：防止过度填充导致热问题
• 必须验证标准单元电源引脚连接

曾经有个项目因为漏掉-connect_to_ground参数，导致芯片测试时出现神秘漏电问题，花费两周才定位到这个低级错误。

5. 冗余通孔插入的平衡艺术

冗余通孔既能提高可靠性，又会影响布线资源。智能插入策略：

# 生成通孔映射表（必须步骤） create_zrt_redundant_via_mapping -library tech_only # 分层次差异化插入 insert_zrt_redundant_vias \ -layer {METAL1 METAL2} -effort high \ -layer {METAL3 METAL4} -effort medium \ -layer {METAL5 METAL6} -effort low \ -max_parallel_vias 3

效果评估命令：

report_design_physical -via_statistics > via_report.rpt extract_rc -coupling_cap report_timing -delay_type max

经验值参考：

• 关键路径：保持1-2个冗余通孔
• 时钟网络：建议3个冗余通孔
• 普通信号：1个冗余通孔足够

6. 金属填充的最后防线

金属密度平衡是容易被忽视的环节，但处理不当会导致芯片失效。推荐以下稳健方案：

# 分步填充策略 insert_metal_filler \ -routing_space 2 \ -timing_driven \ -fill_polygon \ -fill_from_bottom \ -layer_mode { \ METAL1:50% \ METAL2:60% \ METAL3:70% \ }

关键检查清单：

• [ ] 确认填充前已完成所有布线优化
• [ ] 检查-timing_driven选项是否启用
• [ ] 验证填充后金属密度报告
• [ ] 重新提取寄生参数进行时序验证

在40nm项目中，有个团队因为跳过时序驱动选项，导致芯片频率下降12%。这个教训告诉我们：金属填充绝不是简单的几何操作。

芯片完成阶段的每个步骤都相互关联，建议建立完整的检查流程：

proc final_check {} { verify_zrt_route verify_lvs report_constraint -all_violators report_design_physical -all extract_rc report_timing -nosplit }