FPGA实现AMI与CMI码编码器：VHDL设计详解与实战

1. 项目概述与核心价值

最近在折腾FPGA，特别是用VHDL搞数字基带编码这块，感觉挺有意思的。数字通信系统里，原始的数字信号（一堆0和1）不能直接往线缆或者信道里扔，得先“打扮”一下，变成适合传输的“码型”。这就好比你要寄一个易碎品，不能裸着就发快递，得用泡沫、纸箱好好包装起来，AMI码、CMI码、HDB3码就是几种经典的“包装”方案。它们各有各的规则和特点，目的都是为了减少信号中的直流分量、方便时钟提取，并且增强抗干扰能力。

对于咱们搞硬件的，尤其是用FPGA的，理解这些码型并在硬件上实现它们，是一个非常好的练手项目。它能把数字电路设计、状态机、时序逻辑这些抽象概念，和一个非常具体的通信应用场景结合起来。网上能找到的理论资料不少，但能直接上板子跑通、附带详细设计思路和踩坑记录的完整VHDL实现，尤其是针对AMI和CMI这种基础但重要的码型，还真不算多。这次分享的就是我基于学习和实践，用VHDL在FPGA上实现AMI码和CMI码编码器的心得与代码。代码已经在Max+Plus II（一个比较经典的早期EDA工具）上编译通过，更重要的是，我会把设计过程中的核心状态机怎么画、关键时序怎么卡、仿真测试怎么做的这些“干货”细节都摊开来讲清楚，目标是让你看完不仅能拿到能用的代码，更能自己从头设计出来。

2. 数字基带编码基础与码型选型解析

2.1 为什么需要线路编码？

直接把单片机或者FPGA产生的NRZ（不归零）码发出去行不行？理论上可以，但实际工程中问题很多。NRZ码有直流分量，长距离传输会导致信号基线漂移，接收端不好判断；一连串的“0”或“1”会导致信号长时间不变，接收端的时钟恢复电路会“失锁”，因为时钟信息是隐藏在信号跳变边沿里的。所以，我们需要线路编码（Line Coding）来解决这三个核心问题：消除或减少直流分量、保证足够的定时信息（跳变）、具备一定的误码检测能力。

2.2 AMI码与CMI码机制剖析

AMI码（传号交替反转码）的规则非常简单优雅：

1. 二进制“0”编码为0电平。
2. 二进制“1”编码为交替的正电平（+A）或负电平（-A）。 这个简单的规则带来了巨大好处：由于“1”是正负交替的，整个码流的直流分量理论上为零，非常适合变压器耦合或有电容隔直的信道。它的缺点是，当出现连续“0”时，依然没有跳变，定时信息会丢失。所以AMI码通常不会单独用在高速或长距离场景，但它是一些更复杂码型（如HDB3码）的基础。

CMI码（传号反转码）的规则稍微复杂一点，它是一种1B2B码（一位二进制用两位二进制表示）：

1. 二进制“0”固定编码为“01”。
2. 二进制“1”交替编码为“00”或“11”。 CMI码的优点非常突出：绝对没有直流分量（因为“00”和“11”的直流抵消，“01”本身平衡），定时信息极其丰富（每个原始码元周期内至少有一次跳变，在“1”编码为“00”或“11”时，中间还有一次跳变），并且具有一定的误码检测能力（出现“10”这种非法组合可以报警）。因此，CMI码在光纤通信（如SDH的STM-1接口）和一些高速背板连接中应用广泛。

注意：在VHDL实现时，我们通常在内部用‘0’和‘1’表示逻辑电平，输出到真正的物理电平（如+1V， -1V）是后续驱动器或IO标准（如LVDS）的工作。我们的编码器核心任务是生成符合规则的逻辑序列。

2.3 FPGA实现的优势与挑战

用FPGA实现这些编码器的优势很明显：高度灵活（规则可以随时修改）、并行处理（可以设计为流水线，处理速率高）、易于集成（可以作为一个IP核嵌入更大的通信系统中）。挑战在于如何用硬件描述语言精准地描述其状态和行为，特别是CMI码的交替规则和状态记忆，需要清晰的状态机设计。另一个挑战是时序，编码输出相对于输入数据需要有确定的延迟，并且要保证建立/保持时间，这在高速应用时尤为重要。

3. AMI码编码器的VHDL设计与实现细节

3.1 设计思路与接口定义

AMI编码器的核心是一个状态记忆单元，用来记住上一个“1”被编码成了正电平还是负电平。我们可以用一个寄存器（比如一个std_logic类型的信号last_polarity）来实现。0代表上一个“1”是负电平，1代表是正电平（或者反过来定义，保持一致即可）。

模块接口设计如下：

• clk： 系统时钟，所有操作同步于此。
• rst_n： 低电平有效的异步复位信号。
• data_in： 输入的待编码原始二进制数据（1位）。
• data_out： 输出的AMI编码数据（1位）。这里我们用逻辑‘1’代表正电平/负电平，用逻辑‘0’代表零电平。在实际应用中，这个逻辑值会被转换成真正的差分电平。
• polarity_out（可选）： 一个额外的输出，指示当前data_out为‘1’时，对应的物理电平是正还是负。这在调试或驱动后续DA转换器时可能有用。

3.2 状态机与核心逻辑描述

AMI编码器严格来说不算一个复杂的状态机，它更像一个带记忆的组合逻辑。但为了清晰，我们可以用一段式状态机（或者就一个进程）来描述。

其行为用伪代码表示就是：

如果复位，则 last_polarity 置为 ‘0’（假设初始为负）。 否则，每个时钟上升沿： 如果 data_in = ‘1’： data_out <= ‘1’; -- 输出传号 将 last_polarity 取反，并更新 polarity_out。 否则 (data_in = ‘0’)： data_out <= ‘0’; -- 输出空号 last_polarity 保持不变。

在VHDL中，我们用一个同步进程来实现：

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ami_encoder is Port ( clk : in STD_LOGIC; rst_n : in STD_LOGIC; data_in : in STD_LOGIC; data_out : out STD_LOGIC; polarity : out STD_LOGIC ); -- ‘1’=正，‘0’=负 end ami_encoder; architecture Behavioral of ami_encoder is signal last_polarity : STD_LOGIC := '0'; -- 初始化为负极性 begin process(clk, rst_n) begin if rst_n = '0' then -- 异步复位 data_out <= '0'; polarity <= '0'; last_polarity <= '0'; elsif rising_edge(clk) then if data_in = '1' then data_out <= '1'; last_polarity <= not last_polarity; -- 交替极性 polarity <= not last_polarity; -- 注意，这里输出的是变化后的新极性 else data_out <= '0'; -- last_polarity 保持不变 polarity <= '0'; -- 输出为0时，极性信号无意义，可置0 end if; end if; end process; end Behavioral;

3.3 仿真测试与结果分析

设计完必须仿真。编写一个简单的测试平台（Testbench），输入一个序列，例如1101001。

-- 测试序列在 testbench 中生成 data_in_test <= '1', '1' after 20 ns, '0' after 40 ns, '1' after 60 ns, '0' after 80 ns, '0' after 100 ns, '1' after 120 ns;

预期的AMI输出（逻辑值）应该是：+1, -1, 0, +1, 0, 0, -1（假设第一个‘1’为正）。 在仿真波形中，你应该看到：

• 第一个时钟沿，data_in=1，data_out=1，polarity=1（正）。
• 第二个时钟沿，data_in=1，data_out=1，polarity=0（负，因为last_polarity在上一次被翻转了）。
• 第三个时钟沿，data_in=0，data_out=0，polarity=0。
• 第四个时钟沿，data_in=1，data_out=1，polarity=1（再次翻转）... 通过观察波形，可以直观验证交替反转规则是否正确执行。

实操心得：仿真时，除了看data_out，一定要把内部状态信号last_polarity也拉出来看。这是排查状态机逻辑错误最直接的方法。如果发现极性没有交替，首先检查是不是在data_in=‘0’时不小心也翻转了last_polarity。

4. CMI码编码器的VHDL设计与实现细节

4.1 设计思路与状态定义

CMI编码器比AMI稍微复杂，因为它有交替规则。它本质上是一个摩尔型状态机。我们可以定义两个状态来记忆上一个“1”被编码成了“00”还是“11”。

• 状态A： 上一个“1”被编码为“00”。在此状态下，如果下一个输入是‘1’，则应编码为“11”；如果是‘0’，则编码为“01”。
• 状态B： 上一个“1”被编码为“11”。在此状态下，如果下一个输入是‘1’，则应编码为“00”；如果是‘0’，则编码为“01”。

注意，输入‘0’的编码是固定的“01”，与状态无关。输入‘1’的编码取决于当前状态。

4.2 状态机设计与代码实现

由于CMI是1B2B码，输出速率是输入的两倍。我们需要一个输出使能信号或者一个两倍速的时钟来输出两位。这里采用更通用的方法：使用一个输出移位寄存器和一个输出有效标志。在输入时钟的速率下，每个周期生成两位码字，然后在下两个更快的时钟周期（或通过使能信号）将这两位串行输出。为了简化，我们设计一个模块，每个输入时钟周期并行输出两位cmi_out(1 downto 0)。

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity cmi_encoder is Port ( clk : in STD_LOGIC; rst_n : in STD_LOGIC; data_in : in STD_LOGIC; cmi_out : out STD_LOGIC_VECTOR (1 downto 0) ); end cmi_encoder; architecture Behavioral of cmi_encoder is type state_type is (STATE_A, STATE_B); -- A: last ‘1’ was “00”， B: last ‘1’ was “11” signal current_state, next_state : state_type; begin -- 状态寄存器更新进程 process(clk, rst_n) begin if rst_n = '0' then current_state <= STATE_A; -- 初始状态可任选，通常选A elsif rising_edge(clk) then current_state <= next_state; end if; end process; -- 下一状态逻辑和输出逻辑（组合进程） process(current_state, data_in) begin -- 默认值，避免锁存器 next_state <= current_state; cmi_out <= "00"; case current_state is when STATE_A => if data_in = '1' then cmi_out <= "11"; -- 输出“11” next_state <= STATE_B; -- 下次‘1’要变“00” else -- data_in = ‘0’ cmi_out <= "01"; -- 输出“01”，状态不变 end if; when STATE_B => if data_in = '1' then cmi_out <= "00"; -- 输出“00” next_state <= STATE_A; -- 下次‘1’要变“11” else -- data_in = ‘0’ cmi_out <= "01"; -- 输出“01”，状态不变 end if; end case; end process; end Behavioral;

4.3 关键时序考量

上面的代码是纯组合逻辑输出，输出cmi_out会随着data_in和current_state立即变化，这可能在高速时产生毛刺。更稳健的做法是同步输出，即将输出也放在时钟驱动的进程中，这样输出会延迟一个时钟周期，但更稳定。

-- 在结构体中增加一个信号用于同步输出 signal cmi_out_reg : STD_LOGIC_VECTOR(1 downto 0); -- 修改组合进程，使其只产生 next_state 和 next_cmi_out -- 然后增加一个同步进程： process(clk, rst_n) begin if rst_n = '0' then cmi_out_reg <= "00"; current_state <= STATE_A; elsif rising_edge(clk) then current_state <= next_state; cmi_out_reg <= next_cmi_out; -- next_cmi_out 由组合逻辑产生 end if; end process; cmi_out <= cmi_out_reg; -- 输出寄存器值

这样做增加了一个时钟周期的编码延迟，但在绝大多数FPGA应用中这是可接受且推荐的，因为它确保了稳定的时序。

5. 仿真、测试与板级验证实战

5.1 编写综合测试平台

为了全面测试，我们需要一个能产生伪随机序列的测试平台。可以用一个线性反馈移位寄存器（LFSR）来生成。同时，测试平台要能自动检查输出是否符合CMI规则。

在testbench中，主要做三件事：

1. 生成激励：提供时钟clk、复位rst_n和测试数据data_in。
2. 实例化被测设计：把编码器模块例化进来。
3. 实现检查器：写一个检查进程，根据编码规则和输入历史，实时判断输出cmi_out是否正确，并在错误时报告。

对于CMI码，检查器需要：

• 检查输入为‘0’时，输出是否为“01”。
• 检查输入为‘1’时，输出是否与上一次‘1’的编码交替（即不能连续出现“00”或“11”对应‘1’）。 这需要测试平台内部也维护一个简单的编码器状态模型，用于预测正确输出。

5.2 常见问题与调试技巧实录

在实际实现和测试中，我遇到了几个典型问题：

1. 输出出现毛刺：

   • 现象：仿真波形中，在时钟边沿附近，cmi_out有短暂的非法值（如“10”）。
   • 原因：组合逻辑的输出cmi_out直接来自于current_state和data_in。当data_in变化时，如果current_state也刚好在变化（时钟边沿），由于逻辑门延迟不同，可能会产生短暂的冒险竞争。
   • 解决：采用上面提到的同步输出方案。将输出用寄存器打一拍，彻底消除毛刺。这是数字电路设计的黄金法则之一：关键路径输出尽量寄存器化。

2. 状态机无法跳出初始状态：

   • 现象：复位后，无论输入什么，状态始终停留在初始状态（如STATE_A），输出模式固定。
   • 原因：下一状态逻辑（next_state）可能没有正确覆盖所有情况，或者在data_in=‘1’时，next_state的逻辑赋值有误。也可能是组合进程的敏感列表不完整（在VHDL中，如果使用process(all)或正确列出所有输入信号可以避免此问题）。
   • 排查：在仿真中同时观察current_state，next_state，data_in。看next_state的计算是否在输入‘1’时发生了预期的变化。确保组合逻辑进程对current_state和data_in都敏感。

3. 时序违例导致板级运行错误：

   • 现象：仿真完全正确，但下载到FPGA后，输出混乱或不稳定。
   • 原因：这是典型的时序问题。可能编码器模块的时钟频率太高，或者组合逻辑路径（从data_in/状态寄存器到next_state/next_cmi_out再到寄存器D端）的延迟超过了时钟周期。
   • 解决：
     • 首先，在综合工具中查看时序报告（Timing Report），关注建立时间（Setup Time）和保持时间（Hold Time）是否违例。
     • 降低系统时钟频率试试。如果问题消失，就是时序问题。
     • 优化代码：将复杂的组合逻辑拆分，插入流水线寄存器。对于这个简单设计，通常降低频率就能解决。确保data_in相对于clk的建立/保持时间满足要求。

5.3 资源占用与性能评估

在Altera Max+Plus II或Intel Quartus、Xilinx Vivado等工具中综合后，可以查看资源占用报告。

• AMI编码器：预计只需要几个查找表（LUT）和1个触发器（FF），资源消耗极少。
• CMI编码器：由于有一个2状态的状态机和2位输出寄存器，资源消耗也很小，大概在10个LUT和几个FF以内。

这两者都能轻松运行在很高的频率（如100MHz以上），瓶颈通常不在编码逻辑本身，而在FPGA的全局时钟网络和IO接口。

6. 项目总结与扩展思考

把AMI和CMI编码器用VHDL实现一遍，最大的收获不是得到了两段代码，而是完整走通了一个小型数字系统从算法理解、状态机设计、RTL编码、功能仿真到时序考虑的全流程。这对于巩固FPGA开发基础至关重要。

我个人在操作中的体会是，画状态转移图这一步绝对不能省。哪怕CMI码只有两个状态，在纸上或者绘图工具里清晰地画出来，能避免很多低级逻辑错误。其次，同步设计和寄存器输出的原则，在稍微复杂一点的设计里能省去无数调试的麻烦。

这个项目还可以从几个方向扩展：

1. 集成解码器：实现对应的AMI和CMI解码器。解码器设计要考虑位同步和帧同步，比编码器更有挑战性。CMI解码器可以利用其“10”为非法码的特点进行检错。
2. 实现HDB3码：HDB3码是AMI码的改进型，解决了长连“0”问题。它的状态机更复杂（需要记忆破坏脉冲V的极性，以及两个二进制“1”之间的“0”的个数），是一个绝佳的状态机练习项目。
3. 加入AXI-Stream接口：将编码器封装成带有AXI-Stream从机和主机接口的IP核，这样可以更方便地集成到基于SoC或纯FPGA的现代数字系统中，进行高速数据流处理。
4. 进行实际信道测试：将FPGA产生的编码序列通过DA转换器变成模拟信号，经过一段电缆传输，再用AD转换器采回来，用另一个FPGA实现解码，构成一个最简单的硬件环回测试系统，这会让你对码间串扰、噪声等实际信道效应有更深刻的认识。

代码本身只是结果的呈现，而如何分析需求、定义接口、设计状态、处理时序、验证功能，这一整套思维方法，才是通过这个练习真正要掌握的核心技能。希望这份详细的拆解，能帮你少走弯路，更扎实地迈进FPGA和数字通信设计的大门。