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021、Sensor 时钟设计：MCLK 频率选择、PLL 配置与 EMI 优化

news 2026/6/5 23:26:35

021、Sensor 时钟设计：MCLK 频率选择、PLL 配置与 EMI 优化

一、一次半夜被叫醒的调试经历

凌晨两点，产线电话响了。量产测试中，某款 50M 像素主摄模组在 4K60fps 模式下间歇性出图花屏，概率约 3%。更诡异的是——同一批模组，换到另一块主板上就完全正常。产线主管语气很急：“明天就要出货，你们 ISP 团队能不能搞定？”

我让产线把异常模组和正常模组的 MCLK 波形截图发过来。对比一看，异常模组的 MCLK 上升沿有明显振铃，过冲幅度接近 0.5V。再查 Sensor 端 PLL 锁定状态寄存器，发现锁定指示位在花屏瞬间会短暂跳变到“未锁定”。问题定位到根因：MCLK 时钟质量差，导致 Sensor 内部 PLL 失锁，进而引发像素时钟抖动，最终花屏。

这个案例让我意识到，很多工程师把 Sensor 时钟设计想得太简单——以为只要给个 24MHz 或 27MHz 的方波就行。实际上，MCLK 的频率选择、PLL 配置、PCB 走线、EMI 抑制，每一步都可能成为系统瓶颈。

二、MCLK 频率选择：不是越高越好，也不是越低越省

2.1 标准频率的陷阱

Sensor 数据手册通常会列出几个推荐 MCLK 频率：6MHz、12MHz、24MHz、27MHz、48MHz、54MHz。新手容易犯的错误是：直接选最高频率，觉得“越快越好”。这里踩过坑——某次为了追求高帧率，选了 54MHz MCLK，结果 Sensor 内部 PLL 分频比太小，导致 PLL 环路带宽过宽，对电源噪声极其敏感，最终在弱光场景下出现横纹。

经验法则：MCLK 频率的选择，本质是平衡三个因素：

  • PLL 分频比：分频比越大，PLL 相位噪声通常越差。尽量让分频比在 4~20 之间。
  • 功耗：MCLK 频率每翻一倍，Sensor 数字部分动态功耗约增加 30%。但注意，有些 Sensor 在低 MCLK 下反而因为 PLL 效率低而更耗电。
  • EMI 风险：高频 MCLK 的谐波更容易落在 FM 广播频段（88-108MHz）或蜂窝频段。

2.2 实际选型策略

以常见的 50M 像素 Sensor 为例，目标帧率 30fps，输出接口 MIPI CSI-2 4-lane。计算过程：

  • 像素时钟 = 50M × 30 × 1.2（开销因子）≈ 1.8GHz
  • MIPI 数据速率 = 1.8GHz / 4 = 450Mbps/lane
  • Sensor 内部 PLL 需要将 MCLK 倍频到 1.8GHz

如果选 24MHz MCLK，倍频比 = 1.8GHz / 24MHz = 75。这个分频比偏大，PLL 相位噪声会恶化。如果选 27MHz，倍频比 ≈ 66.7，依然偏大。如果选 48MHz，倍频比 = 37.5，相对合理。如果选 54MHz，倍频比 ≈ 33.3，更好但 EMI 风险上升。

别这样写代码：

// 错误示范：直接写死 MCLK 频率，不考虑 PLL 分频比#defineMCLK_FREQ54000000// 54MHz，看着很高，但可能让 PLL 不稳定

正确做法：先计算目标像素时钟，再反推最优 MCLK 频率，使 PLL 倍频比落在 20~50 之间。如果平台支持动态 MCLK 切换，还可以在预览模式用低频率省电，录像模式切到高频率。

三、PLL 配置：寄存器里的“蝴蝶效应”

3.1 PLL 结构速览

Sensor 内部 PLL 通常由三部分组成：

  • 预分频器（Pre-divider）：将 MCLK 分频到 PLL 参考频率，典型值 1~4MHz
  • 倍频器（Multiplier）：将参考频率倍频到 VCO 频率，典型范围 100MHz~2GHz
  • 后分频器（Post-divider）：将 VCO 频率分频到最终像素时钟

这里踩过坑：某次调试，Sensor 输出帧率始终比预期低 2%。查了三天，最后发现是预分频器设置导致参考频率为 1.98MHz 而非 2MHz，倍频后误差累积。所以 PLL 配置的第一步，是确保所有分频比都是整数，且参考频率严格等于 MCLK / Pre-divider。

3.2 寄存器配置的“潜规则”

不同 Sensor 厂商的 PLL 寄存器命名五花八门，但核心参数就几个：

  • PLL_MULT：倍频系数
  • PLL_PRE_DIV：预分频系数
  • PLL_POST_DIV：后分频系数
  • PLL_CHARGE_PUMP_CURRENT：电荷泵电流，影响环路带宽
  • PLL_LOOP_FILTER：环路滤波器配置，影响锁定时间和抖动

口语化注释示例：

// 配置 PLL，目标像素时钟 1.8GHz// 注意：这个电荷泵电流值别乱改，默认值通常是最优的reg_write(SENSOR_REG_PLL_MULT,75);// 倍频 75 倍，别问我为什么是 75，算出来的reg_write(SENSOR_REG_PRE_DIV,1);// 预分频 1，MCLK 24MHz 直接进 PLLreg_write(SENSOR_REG_POST_DIV,1);// 后分频 1，VCO 频率直接输出// 这里踩过坑：后分频设成 2 会导致帧率减半，但功耗会降，看需求取舍

3.3 锁定时间与启动时序

PLL 锁定需要时间，典型值 1~10ms。很多工程师在初始化序列里直接写：

reg_write(SENSOR_REG_PLL_ENABLE,1);// 然后立刻读寄存器？别这样写，PLL 还没锁定呢！

正确做法：使能 PLL 后，插入至少 10ms 延时，或者轮询 PLL 锁定状态寄存器。如果平台支持，最好用硬件中断检测 PLL 锁定完成。

经验值：PLL 锁定时间与环路带宽成反比。带宽越宽，锁定越快，但噪声抑制越差。对于视频应用，建议锁定时间控制在 5ms 以内，同时保证相位噪声低于 -40dBc/Hz @ 1MHz offset。

四、EMI 优化：从源头到路径的“围剿”

4.1 MCLK 的 EMI 特性

MCLK 是方波，频谱包含基频和奇次谐波。24MHz 的 3 次谐波 72MHz，5 次谐波 120MHz，7 次谐波 168MHz——这些频率可能落在 FM 广播、航空导航、甚至 4G LTE 频段。产线 EMI 测试失败，十有八九是 MCLK 谐波超标。

别这样画 PCB：

  • MCLK 走线过长（超过 2cm 就要小心）
  • MCLK 走线穿过电源区域或敏感模拟信号区域
  • MCLK 走线没有包地

4.2 硬件层面的 EMI 抑制

串联电阻：在 MCLK 输出端串联 22Ω~47Ω 电阻，可以抑制过冲和振铃。电阻值需要根据走线阻抗和驱动能力调整。经验值：对于 24MHz，33Ω 通常够用；对于 54MHz，可能需要 22Ω。

RC 滤波：在 Sensor 端 MCLK 引脚附近加 RC 低通滤波，截止频率设为 MCLK 频率的 1.5~2 倍。注意：RC 会降低上升沿斜率，可能影响 PLL 锁定。这里踩过坑——某次加了 10pF 电容，结果 PLL 锁定时间从 3ms 变成 8ms。

展频时钟（SSC）：如果平台支持，开启 MCLK 的展频功能，将能量分散到更宽的频带。展频深度通常为 ±0.5%~±2%，调制频率 30~60kHz。注意：展频会增加时钟抖动，对高精度 Sensor 可能影响画质。

4.3 软件层面的 EMI 优化

动态频率切换：在不需要高帧率时（如待机、预览），降低 MCLK 频率。例如从 48MHz 切换到 24MHz，3 次谐波从 144MHz 降到 72MHz，可能刚好避开敏感频段。

时钟门控：在 Sensor 不工作时，关闭 MCLK 输出。很多平台支持 GPIO 控制 MCLK 使能，别让时钟一直跑着。

相位调整：如果多个 Sensor 共用 MCLK，可以调整每个 Sensor 的 MCLK 相位，使谐波错开。这需要平台支持可编程延迟。

五、实战：一次 EMI 整改案例

某平板项目，Wi-Fi 2.4GHz 频段吞吐量在摄像头开启时下降 30%。频谱分析发现，MCLK 的 27MHz 基频的 89 次谐波（约 2.403GHz）刚好落在 Wi-Fi 信道 1 的中心频率。

整改步骤：

  1. 将 MCLK 从 27MHz 改为 26MHz，谐波移到 2.314GHz，避开 Wi-Fi 频段。但需要重新计算 PLL 配置，确保帧率不变。
  2. 在 MCLK 走线上串联 33Ω 电阻，抑制过冲，减少高次谐波能量。
  3. 在 Sensor 端 MCLK 引脚并联 10pF 电容到地，进一步滤除高频分量。
  4. 软件上，在 Wi-Fi 开启时，将 MCLK 展频深度从 0 调整为 ±1%。

整改后，Wi-Fi 吞吐量恢复至正常水平的 95%，EMI 测试通过。

六、个人经验性建议

  1. 别迷信数据手册的推荐频率。手册给的频率范围是“能工作”，不是“最优”。每个项目都要根据实际 PLL 分频比、EMI 测试结果、功耗预算来重新评估。

  2. MCLK 走线是模拟信号，不是数字信号。把它当成射频信号来设计：控制阻抗（50Ω 或 75Ω）、减少过孔、避免直角拐弯、远离电感类器件（如 DC-DC 电感）。

  3. PLL 配置寄存器一定要做版本管理。不同批次 Sensor 的 PLL 特性可能有差异，建议在驱动中保留多套配置参数，通过模组 ID 自动选择。

  4. 产线测试一定要加 MCLK 波形检查。用示波器测 MCLK 的上升时间、过冲、抖动，这些参数比单纯测帧率更能反映时钟质量。建议标准：上升时间 < 5ns，过冲 < 10% VDD，周期抖动 < 100ps RMS。

  5. 最后一条，也是最重要的：如果遇到花屏、横纹、帧率不稳，先查 MCLK 波形，再查 PLL 锁定状态，最后才怀疑 Sensor 本身。我见过太多工程师花一周时间调 Sensor 寄存器，最后发现是 MCLK 走线太长导致信号质量差。

时钟是 Sensor 的心脏，心脏跳不好，全身都是病。

http://www.zskr.cn/news/1469685.html

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