FPGA驱动舵机实战：3.3V电平下的PWM参数校准与Verilog实现

1. 项目概述与核心挑战

最近在捣鼓一个用FPGA控制舵机的小项目，手头正好有一块Altera（现在是Intel了）的Cyclone IV DueProLogic开发板和一个常见的SG-90舵机。这个项目听起来简单，不就是用FPGA产生个PWM信号嘛，但实际一上手，就发现几个挺有意思的“坑”。最核心的一个就是电压不匹配：我的FPGA板子IO口输出是标准的3.3V电平，而SG-90舵机的工作电压要求是5V。直接连上去，舵机要么纹丝不动，要么抽搐一下就没反应了，供电不足是硬伤。所以，这个项目不仅仅是写段Verilog代码生成PWM那么简单，它更是一个完整的、从硬件电路设计到FPGA逻辑实现，再到参数调试的工程实践。我会带你一步步走通，重点分享如何在没有5V电源直接驱动的情况下，通过精确校准PWM参数来“骗过”舵机，让它动起来。

2. 核心原理：PWM与舵机控制深度解析

2.1 PWM到底是什么？为什么能控制舵机？

脉冲宽度调制（PWM）可以说是数字世界控制模拟设备的桥梁。它的本质是一种“欺骗”技术：用一个固定频率的方波信号，通过改变每个周期内高电平（脉冲）的持续时间（即脉宽），来等效出一个连续变化的模拟量。

对于像SG-90这样的舵机，其内部有一个控制电路和一个微型电机。控制电路只“认”一种信号：周期为20ms（即频率50Hz）的PWM波。但它关心的不是频率，而是每个周期内高电平的脉宽。这个脉宽被映射到一个特定的角度。行业标准通常是：

• 1.5ms脉宽：对应舵机的中位，比如0度或90度（取决于舵机零点定义）。
• 2.0ms脉宽：对应最大角度的一侧（如+90度或180度）。
• 1.0ms脉宽：对应最小角度的另一侧（如-90度或0度）。

舵机内部的电路会测量这个脉宽，然后驱动电机转动，直到反馈电位器检测到的位置与输入脉宽“命令”相匹配为止。所以，我们通过FPGA精确地产生不同宽度的脉冲，就等于在给舵机下达“转到XX度”的指令。

2.2 FPGA实现PWM的优势与设计思路

用微控制器（如Arduino、STM32）产生PWM太常见了，为什么还要用FPGA？关键在于精度、确定性和并行性。

1. 纳秒级精度：FPGA的时钟通常很高（比如本项目用的66MHz），每个时钟周期约15.15纳秒。用计数器来控制脉宽，可以实现纳秒级的分辨率，远高于普通MCU的微秒级。这对于需要极高精度的控制场合（如多轴同步）是决定性的。
2. 硬件并行执行：FPGA内部是真正的硬件并行。你可以轻松生成几十路完全独立、互不干扰的PWM信号，每路都有独立的控制逻辑，而不会像MCU那样需要靠中断和定时器分时处理，导致周期抖动。
3. 确定性延迟：从逻辑输入到PWM引脚输出的延迟是固定且极短的（通常就几个时钟周期），没有操作系统调度带来的不确定性，非常适合实时控制。

我们的设计思路很直接：在FPGA内部用一个高频时钟（CLK_66， 66MHz）驱动一个计数器。通过设置不同的计数器阈值，来产生我们想要的特定脉宽。例如，要产生1.5ms的脉宽，就需要计数1.5ms / (1/66MHz) = 1.5e-3 * 66e6 = 99，000个时钟周期。

3. 硬件电路设计与电压问题解决

3.1 电路连接与电源困境

SG-90有三根线：电源（VCC， 通常红色）、地（GND， 通常棕色或黑色）和信号（Signal， 通常橙色或黄色）。理想情况下，VCC接5V， GND共地， Signal接FPGA的IO口。

但问题来了：Cyclone IV DueProLogic开发板的IO电压是3.3V。虽然有些5V容忍的IO口可以接收5V输入，但输出高电平仍然是3.3V。用3.3V的信号去驱动一个期望5V高电平信号的舵机，很可能因为高电平阈值（VIH）不够而导致识别错误或不稳定。

3.2 解决方案：参数校准而非电平转换

面对这个电压不匹配的问题，通常的工程方案是加一个电平转换芯片（如74LVC4245）或者用三极管/MOS管搭建一个简单的电平转换电路。这当然是最规范、最可靠的做法。

但是，在资源有限或者快速验证的场景下，我发现了一个“取巧”的办法：在3.3V系统下，重新校准PWM的脉宽参数。舵机控制电路判断逻辑电平，本质上是在一个时间窗口内检测电压是否超过某个阈值（比如2.5V）。3.3V虽然低于5V，但通常仍远高于舵机逻辑高电平的最低识别电压（可能低至2.0V-2.5V）。因此，信号电压是够的，但驱动能力（电流）可能不足，导致边沿不够陡峭或带负载能力弱。

重要提示：这个方法存在风险，属于“边界”操作。它严重依赖于具体的FPGA板子驱动能力和舵机个体差异。可能导致舵机抖动、发热、力度不足或在温度变化时工作不稳定。在产品化设计中，必须使用规范的电平转换或独立的5V电源驱动模块。此处仅为实验性探索。

我的校准方法是：在3.3V驱动下，标准脉宽（如1.5ms）可能无法让舵机到达预定位置。需要稍微增加脉宽来补偿。例如，原本1.5ms到中位，现在可能需要1.6ms甚至1.7ms。这需要借助示波器（或逻辑分析仪）观察实际输出波形，并手动调整代码中的计数器阈值，观察舵机转动角度，反复试验找到能稳定驱动的最小有效脉宽。

4. Verilog代码实现与详细解读

下面是我在项目中使用的核心Verilog代码，并附上逐行解读和设计考量。

4.1 顶层模块与引脚分配

首先，我们需要在顶层模块中定义输入输出。这里最关键的是将内部生成的servo_pulse信号分配到正确的物理引脚上。在Quartus Prime的Pin Planner工具中，我们需要将servo_pulse这个网络分配到开发板上一个空闲的、支持3.3V LVCMOS输出的IO引脚上。

module servo_ctrl ( input wire CLK_66, // 66MHz主时钟输入 output wire servo_pulse // 输出到舵机的PWM信号 ); // ... 内部逻辑代码 assign servo_pulse = ... ; // 将内部PWM信号驱动到输出引脚 endmodule

在Pin Planner中完成分配后，记得点击“Start I/O Assignment Analysis”进行检查，确保没有冲突。这一步经常被新手忽略，导致编译后下载到板子没反应。

4.2 状态控制定时器

为了让舵机周期性来回转动，我设计了一个大周期的状态定时器，每5秒翻转一次状态servo_A。这个状态决定了接下来是输出让舵机转到120度的脉宽，还是0度的脉宽。

reg [31:0] servo_count; // 32位状态定时计数器 reg servo_A; // 状态标志：1->120度， 0->0度 initial begin servo_count <= 32'b0; servo_A <= 1'b0; // 初始状态设为0度 end always @(posedge CLK_66) begin servo_count <= servo_count + 1'b1; if (servo_count >= 32'd330_000_000) begin // 重点：这里是>=，而非> servo_A <= ~servo_A; // 状态翻转 servo_count <= 32'b0; // 计数器清零 end end

代码解读与避坑指南：

• 计数器位宽：用了32位寄存器[31:0]，因为66MHz时钟下，5秒需要计数5 * 66e6 = 330，000，000次，这个数小于2^32（约42.9亿），所以32位足够，且留有余量。
• 判断条件：原代码是if(servo_count > 400000000)，这里有两个问题。第一，400M大于330M，实际周期会大于5秒。第二，使用>而不是>=，会导致计数器从0数到400,000,000，在等于400,000,000时并不触发，需要再等一个周期到400,000,001才触发，实际周期是(400,000,001 + 1) / 66e6 ≈ 6.06秒。这是一个非常常见的差一错误（Off-by-one error）。正确写法应是if (servo_count >= N-1)然后在内部清零，或者像上面代码这样，判断>= N然后清零，效果是计数N+1个周期（从0到N）。我调整为>= 330_000_000，这样更接近5秒（330M/66M=5秒）。使用下划线提高数字可读性是新版Verilog的好习惯。
• 初始状态：明确初始化servo_A为0，避免上电后处于未知状态。

4.3 双脉宽PWM生成器

这是最核心的部分，根据servo_A的状态，生成两种不同脉宽的PWM信号。

reg [31:0] pwm_counter; // PWM脉宽计数器 reg servo_pulse_reg; // PWM信号寄存器 initial begin pwm_counter <= 32'b0; servo_pulse_reg <= 1'b0; end always @(posedge CLK_66) begin // 每个时钟周期，PWM计数器都加1 pwm_counter <= pwm_counter + 1'b1; // 每个PWM周期（20ms）重置计数器 if (pwm_counter >= 32'd1_319_999) begin // 20ms @ 66MHz: 0.02 * 66e6 = 1，320,000 pwm_counter <= 32'b0; end // 根据状态servo_A，决定当前周期内高电平的持续时间 case (servo_A) 1'b1: begin // 状态1：输出120度位置对应的脉宽 // 注意：这里是校准后的值！标准1.5ms对应99，000， 但3.3V驱动不足，需增加 if (pwm_counter < 32'd115_500) begin // 约1.75ms servo_pulse_reg <= 1'b1; end else begin servo_pulse_reg <= 1'b0; end end 1'b0: begin // 状态0：输出0度位置对应的脉宽 // 标准0.15ms对应9，900， 同样需要校准 if (pwm_counter < 32'd13_200) begin // 约0.2ms servo_pulse_reg <= 1'b1; end else begin servo_pulse_reg <= 1'b0; end end default: servo_pulse_reg <= 1'b0; endcase end assign servo_pulse = servo_pulse_reg; // 输出到引脚

代码解读与核心技巧：

1. 独立的PWM周期计数器：我重构了原代码的逻辑。原代码将状态定时和脉宽生成耦合在一个逻辑里，且用ex_auto计数器在状态切换时重置，这会导致PWM周期不稳定。更好的做法是：一个自由运行的20ms周期计数器(pwm_counter)，它永不停止，每到1，320，000（20ms）就归零，周而复始。这样能保证PWM信号的周期绝对精确是50Hz。
2. 脉宽控制：在每个20ms周期内，我们只控制高电平开始和结束的时间点。case语句根据servo_A状态选择不同的脉宽阈值。当pwm_counter小于阈值时，输出高电平；大于等于阈值后，输出低电平，直到本周期结束。
3. 参数校准值：代码中的115，500和13，200就是我针对3.3V驱动校准后的值。计算一下：
   • 115，500 / 66，000，000 ≈ 0.00175 s = 1.75ms
   • 13，200 / 66，000，000 ≈ 0.0002 s = 0.2ms 相比标准值（1.5ms和0.15ms），脉宽都增加了，以补偿3.3V驱动能力不足导致的“有效”控制电压下降。这个值必须通过实际调试确定，不同板子和舵机可能有差异。
4. 输出寄存器：使用servo_pulse_reg寄存器存储信号值，最后用assign语句赋值给输出端口。这是一种良好的设计习惯，避免组合逻辑直接驱动输出可能产生的毛刺。

5. 开发流程与实操要点

5.1 使用Quartus Prime进行开发

1. 创建项目：打开Quartus Prime，选择正确的器件型号（例如EP4CE6E22C8，具体看你板子的Cyclone IV型号）。
2. 编写代码：将上述Verilog代码写入一个.v文件，并设置为顶层实体（Top-Level Entity）。
3. 引脚分配：通过Assignment -> Pin Planner，将CLK_66分配到板载晶振连接的时钟引脚，将servo_pulse分配到一个空闲的IO引脚（如PIN_G1）。务必查阅开发板原理图。
4. 编译综合：点击“Start Compilation”。这个过程会进行语法检查、综合、布局布线。在“Messages”窗口查看是否有Error或Critical Warning。常见的Error是语法错误或引脚分配冲突；Critical Warning可能有时钟未约束等，对于简单实验可以暂时忽略，但产品设计必须处理。
5. 编程下载：编译通过后，打开Tools -> Programmer。确保硬件连接正确（USB-Blaster等），在“Hardware Setup”中选择你的编程器。添加生成的.pof或.sof文件。.sof文件是SRAM对象文件，掉电丢失；.pof是编程对象文件，可烧录到配置芯片中掉电保存。点击“Start”将设计下载到FPGA。

5.2 调试与参数校准实战

下载后舵机可能不转或转动异常。按以下步骤排查：

1. 供电检查：确保舵机的VCC接到了独立的5V电源（可以是移动电源、稳压模块等），并且该电源的地（GND）与FPGA开发板的地（GND）用导线可靠连接在一起！共地至关重要，否则信号无法形成回路。
2. 信号测量：用示波器探头测量FPGA输出给舵机的信号引脚。观察：
   • 周期：是否为稳定的20ms（50Hz）？
   • 高电平电压：是否在3.0V以上？（可能因负载略有下降）
   • 脉宽：在servo_A变化时，脉宽是否在1.75ms和0.2ms之间跳变？（根据你的代码阈值）
3. 参数校准：如果没有示波器，就只能“盲调”了。
   • 准备一个简单的测试代码，只输出一个固定脉宽（比如1.5ms）。
   • 下载后观察舵机位置。如果不动，逐步增加代码中的脉宽阈值（每次增加对应0.1ms的计数值，即6600）。
   • 直到舵机开始转动并到达一个位置。记录下这个阈值A。
   • 再测试另一个角度（如0度），同样从标准值（0.15ms）开始增加，找到能驱动的最小阈值B。
   • 将A和B替换到主代码中。

6. 常见问题与进阶优化

6.1 问题排查速查表

6.2 进阶优化方向

1. 多路舵机控制：FPGA的并行优势在此凸显。你可以复制多份PWM生成逻辑，用不同的角度参数驱动，轻松控制机械臂的多个关节，且彼此间无延迟影响。
2. 角度线性控制：本例只有两个固定角度。你可以增加一个角度输入寄存器（比如8位，0-255），通过查表法或计算法，将其线性映射到1.0ms-2.0ms的脉宽计数器阈值上，实现任意角度控制。

   // 示例：角度输入angle_input（0~255对应0~180度） wire [31:0] pulse_width_cnt = 32'd66_000 + (angle_input * 32'd366); // 1ms + (angle/180 * 1ms)

3. 使用PLL提升精度：板载的66MHz时钟可能精度一般。可以使用FPGA内部的锁相环（PLL）IP核，将时钟倍频到更高的频率（如132MHz），这样计数器分辨率提高一倍，脉宽控制更精细。
4. 添加消抖与保护：在实际系统中，可以为角度输入添加软件消抖逻辑。还可以设计一个看门狗定时器，如果脉宽指令超出安全范围（如<0.5ms或>2.5ms），则自动输出中位信号，防止舵机打齿损坏。

这个项目从看似简单的“点灯”级别任务，深入到了硬件接口、时序精算、实际调试等工程细节。FPGA的魅力就在于，它把控制权完全交给了你，从时钟周期开始构建一切。虽然用3.3V直接驱动5V舵机不是标准做法，但这次“踩坑”和“校准”的过程，恰恰是嵌入式开发中最有价值的经验：读懂器件手册，理解电气特性，然后用实践去验证和调整理论模型。下次如果你手头有电平转换芯片，不妨加上再试试，对比一下稳定性，感受会更深。