1. 项目概述与挑战在半导体行业摸爬滚打了十几年从单颗SoC做到现在的先进封装我深刻体会到芯片性能的提升路径已经发生了根本性的转变。当晶体管的微缩逐渐触及物理和成本的极限“芯粒”Chiplet技术就成了那个“不得不走”的阳关道。简单说就是把一个大而全的复杂芯片拆分成几个功能明确、工艺可能各异的“小芯片”再用2.5D或3D封装技术把它们像搭乐高一样集成在一起。这招确实高明既能复用成熟IP又能灵活组合还能针对不同模块选择最优工艺堪称延续摩尔定律的“续命丹”。但“续命丹”也有副作用那就是测试复杂度呈指数级上升。以前测一颗大芯片我们有一套成熟的DFT可测性设计方法论比如基于IEEE 1149.1JTAG、1500或1687IJTAG标准构建扫描链、内建自测试MBIST等。可到了2.5D芯粒这里这套方法论开始“水土不服”。想象一下你面前不是一个完整的“房间”而是几个独立的“功能舱”通过一个复杂的“中介层”Interposer连在一起。测试面临几个棘手的难题引脚资源“饥饿”外部测试仪ATE的探针或封装引脚是极其宝贵的资源。在2.5D封装中大量引脚被用于芯粒间的高速互连如微凸块、硅通孔TSV留给测试的专用引脚少得可怜。传统方法给每个芯粒都拉出独立的测试访问通道TAM在引脚数上根本玩不转。动态组装与“半成品”测试芯粒的键合Bonding往往不是一步到位的可能存在先后顺序。在“中键合”阶段部分芯粒已就位部分还是空位。传统测试架构面对这种物理上不完整的系统测试网络可能直接“断路”无法对已键合的部分进行早期测试。等到全部键合完再测一旦早期芯粒有缺陷所有后期键合的成本包括其他好的芯粒就全打水漂了良率损失惨重。跨层访问与调度复杂测试信号需要从封装底部穿过中介层再进入各个芯粒。这个路径上的阻抗、延迟不一致而且如何高效地调度测试数据流让多个芯粒能尽可能并行测试以压缩总时间是个复杂的优化问题。因此业界急需一种新的DFT架构它必须像一位精明的交通指挥官在有限的“道路”测试引脚资源下既能指挥“特种车辆”测试数据准确抵达任何一个“功能舱”芯粒还要能适应“道路施工”部分芯粒未键合的临时状况最终目标是让整个“运输任务”测试用时最短、成本最低。本文要探讨的正是我们团队针对这些痛点设计并验证的一套基于测试总线的2.5D芯粒可测性设计架构。2. 架构核心设计思路拆解面对上述挑战一个直观的想法是能不能修一条“共享高速公路”让所有测试数据都跑在上面然后为每个芯粒出口设置一个“智能收费站”只放行目的地是自己的数据这就是我们“测试总线”架构的核心隐喻。但光有共享总线还不够必须解决动态组装下的网络连通性问题。我们的整体设计思路可以分解为三个层次。2.1 总线化测试数据分发从“专线专用”到“共享车道”传统IJTAG网络如IEEE 1687在单芯片内很高效它通过可配置的扫描接口块SIB链像串联的锁一样逐级打开通往不同测试仪器的路径。但在多芯粒场景下如果每个芯粒都独占一组测试引脚如图6b的分布式架构引脚消耗巨大如果复用引脚采用分时复用如图6c的复用架构测试时间又会线性累加。我们的方案是引入一条嵌入在中介层的并行测试总线。这条总线是所有测试数据的公共传输通道。它的位宽比如10位、16位由中介层能够分配给测试的引脚资源决定远小于为每个芯粒独立开设通道的总位宽。测试向量从ATE通过这组有限的引脚灌入总线然后像广播一样发送出去。关键创新在于每个芯粒与总线接口处的“总线网络主机”Bus Network Host, BNH。BNH不是一个简单的接收器而是一个智能代理。它监听总线上的数据但只有当地址或配置信息与自身匹配时才会捕获并转发相应的数据段到芯粒内部的扫描链。同时它还将芯粒输出的测试响应数据驱动回总线。这样多个芯粒可以并行地从总线上抓取属于自己的数据包实现测试执行的并行化。总测试时间不再等于所有芯粒测试时间之和而是取决于测试时间最长的那个芯粒以及总线带宽分配的合理性。2.2 中键合旁路模块让测试网络“无视”空位中键合测试是降低成本的关键。如果因为某个芯粒位是空的导致整条测试链路中断那就无法对已键合芯粒进行检测。我们提出的“中键合旁路模块”Mid-bonding Bypass Module, MBB就是为了解决这个问题。MBB是一个物理上位于中介层、对应每个芯粒位置的硬件开关。它的逻辑并不复杂约43个等效门但作用至关重要。当某个芯粒位未键合或已知故障时IJTAG网络可以通过配置将该位置的MBB设置为“旁路”模式。在此模式下MBB会执行两个关键动作电气连通它将上游的测试总线信号直接连接到下游绕过这个空位保证测试网络的物理连续性。信号中继为了避免信号在长距离传输后衰减MBB还集成了信号缓冲功能确保信号质量。这相当于在高速公路上为某个尚未建成的出口提前修好了一条直通辅道让车流测试数据可以不停歇地继续驶向后续出口其他芯粒。这个设计使得测试架构与键合顺序解耦支持任意动态组装场景包括返修更换故障芯粒。2.3 改进型IJTAG控制网络统一的指挥系统测试总线负责“运兵”MBB负责“保通”还需要一个“指挥部”来调度一切。我们复用并增强了标准的IJTAG网络作为全局控制器。IJTAG网络包含TAP控制器、SIB、TDR本身擅长于复杂的、层次化的测试仪器访问控制。为了直接控制MBB我们对标准的TAP控制器状态机进行了最小化的修改增加了两个状态Select-SR选择移位寄存器和Rewrite-SR重写移位寄存器。通过这两个状态可以向一个专用的旁路选择寄存器写入配置字。这个寄存器的每一位对应一个芯粒位的MBB。控制器通过解码的指令可以独立地将任何一个MBB配置为直通或旁路模式。这里有一个重要的工程权衡增加这两个状态使得同步复位路径通过TMS1从5个周期变为6个周期略微偏离了IEEE 1149.1的严格规定。为了确保确定的初始化我们强制要求使用异步测试复位信号TRST作为主复位。如果某些环境必须使用同步复位则可以通过ATE或EDA工具生成连续的6个‘1’来达成。这个微小的妥协换来了对动态物理组装环境的直接硬件控制能力我们认为是非常值得的。3. 关键模块的硬件实现与协同架构思路清晰后需要把每个关键模块的电路实现细节和它们如何协同工作讲清楚。这部分是设计能否落地的核心。3.1 总线网络主机的内部奥秘BNH是架构中的“劳模”功能复杂。图5展示了其内部结构它主要包含以下几个部分双口一个是标准的IJTAG接口用于接收来自顶层控制器的配置命令如总线位宽、节点位置、扫描使能时序等另一个是高速的并行测试总线接口负责数据吞吐。配置寄存器与控制器上电或复位后IJTAG接口首先对BNH进行初始化配置。这些配置参数决定了该BNH的工作模式例如它需要从总线的哪几位截取数据以及其对应的芯粒内部扫描链的位宽是多少。伪分频门控时钟单元这是BNH设计中的一个精妙之处用于解决跨时钟域问题。测试总线在中介层上以高速运行例如100MHz但芯粒内部的扫描链可能由于设计原因其最高扫描频率较低。如果使用异步FIFO或复杂的PLL进行时钟域转换会带来较大的面积和功耗开销。我们的方案是“伪分频”。该单元内部有一个计数器持续监控从总线接收的数据量输入速率由分配的总线宽度N决定和向内部扫描链发送数据的需求消耗速率由内部扫描通道数M决定。当数据累积到足够进行一次内部扫描移位时单元会生成一个使能信号放行一个周期的工作时钟给扫描链否则就通过无毛刺的集成门控时钟ICG单元将时钟屏蔽。这种“数据驱动、脉冲跳跃”的时钟机制本质上是一种时钟门控下的速率适配。它避免了复杂的时钟电路同时将扫描链的翻转严格限制在有效数据周期内显著降低了并行测试时由大规模扫描链同时翻转引起的动态峰值功耗和IR压降风险。数据通道与状态机配置完成后BNH内部的状态机开始工作。它根据scan_en、capture、update等信号精确控制测试向量从总线接口捕获经过可能的解压缩如果支持送入芯粒内部扫描链然后再将响应数据压缩后驱动回总线。3.2 中键合旁路模块的电路级设计MBB的电路结构图4相对简洁但可靠性要求极高。其核心是一个多路选择器MUX网络由IJTAG网络通过select信号控制。正常模式当select信号选中该芯粒位且该位已键合功能正常时MUX将测试总线信号与芯粒的测试访问端口TAP或直接与BNH连接。此时测试数据可以正常流入流出该芯粒。旁路模式当select信号未选中或通过IJTAG指令强制旁路时MUX会执行旁路。具体操作是将上游总线的输入直接连接到下游总线的输出同时将上游的控制信号如时钟、使能中继后传递给下游。对于未键合的物理空位这保证了电气连接的完整性对于已键合但需要隔离的芯粒如低功耗测试则可以关闭其时钟域仅做信号中继。MBB的另一个关键职责是信号完整性。在高速总线上一个空的插座位置相当于传输线上的一个阻抗不连续点会引起信号反射。因此MBB中的中继驱动器需要被精心设计其驱动强度和端接特性要与总线阻抗匹配以最小化信号失真。3.3 总线宽度配置与测试时间建模总线位宽是核心资源如何分配直接决定测试效率。我们的目标是在给定的总引脚数约束下通过为不同芯粒分配不同的总线子宽度使得所有芯粒的测试完成时间尽可能均衡从而最小化总测试时间。假设系统总测试总线宽度为W_total分配给第i个芯粒的宽度为N_i显然所有N_i之和等于W_total。该芯粒内部扫描链的位宽即其BNH的数据消耗速率为M_i。那么该芯粒完成全部P_i个测试向量所需的时间T_i可以建模为T_i [L_i * (P_i 1) P_i] * (M_i / N_i) * T_cycle其中L_i是最长内部扫描链长度T_cycle是测试时钟周期。公式中的(M_i / N_i)项是关键它表示芯粒内部每消耗一个完整的扫描周期需要M_i比特数据需要从总线上花费(M_i / N_i)个周期来收集数据。N_i越大数据供给越快T_i就越短。因此配置策略是对于内部扫描链长、测试向量多即L_i * P_i大的“大块头”芯粒应该分配更宽的总线子宽度更大的N_i避免它成为整个测试流程的“短板”。我们的实验平台表2包含三个芯粒Chiplet0和Chiplet2各需要8条扫描通道M8我们为它们各分配了4位总线宽度N4Chiplet1需要4条扫描通道M4分配2位总线宽度N2。这样总占用10位输入/10位输出实现了三个芯粒的并行测试。这里有一个重要的约束为了简化BNH设计我们要求芯粒内部扫描通道数M_i必须是分配的总线宽度N_i的整数倍。对于现代芯片设计流程这很容易实现可以在综合时设定。对于已有的、通道数不规则的硬核IP主流的DFT EDA工具可以自动插入“哑元”扫描通道进行填充使其满足整数倍关系而无需修改BNH硬件。4. 测试流程与操作实战有了硬件还需要一套清晰的“操作规程”。我们的测试流程图7完全通过底层的几个测试引脚TCK, TMS, TRST, TDI, TDO来控制体现了DFT“以少控多”的精髓。4.1 整体测试流程步骤系统初始化与复位通过断言TRST异步复位或输入特定的TMS序列同步复位将整个测试架构包括中介层的IJTAG网络、所有BNH和MBB复位到已知状态。配置测试网络 a. TAP控制器进入Select-SR状态通过TDI移位输入一个配置字到旁路选择寄存器。例如在只有Chiplet0和Chiplet1已键合的中键合阶段配置字可以设置成110假设3位表示旁路Chiplet2的位置。 b. 随后TAP控制器进入Rewrite-SR状态更新寄存器使能对应MBB的旁路功能。 c. 通过IJTAG网络依次配置每个BNH。向每个BNH的配置寄存器写入参数包括其总线位宽N_i、节点ID、内部扫描链配置等。执行测试 a. 测试数据从ATE通过有限的输入引脚以包的形式注入测试总线。 b. 各BNH同时监听总线。当检测到与本节点ID匹配的数据包头部时开始捕获后续的数据载荷。 c. BNH根据内部配置将捕获的并行数据转换为内部扫描链所需的串行/并行格式在scan_en等信号控制下将测试向量移入芯粒。 d. 芯粒执行测试施加激励、捕获响应。 e. 响应数据从芯粒内部扫描链移出被BNH捕获、组装并驱动回测试总线。 f. 响应数据通过输出引脚传回ATE进行分析。切换测试目标与结束一个芯粒测试完成后可以通过IJTAG网络快速重配置将测试访问切换到另一个芯粒。由于总线是共享的且BNH配置是独立的这种切换开销很小。所有芯粒测试完毕后测试控制器返回空闲状态。4.2 中键合与后键合测试场景实操中键合测试这是体现架构优势的关键场景。假设按照Chiplet0 - Chiplet1 - Chiplet2的顺序键合。当Chiplet0和Chiplet1键合后Chiplet2位置为空。测试工程师在ATE上首先通过IJTAG将Chiplet2对应的MBB配置为旁路模式。然后像正常后键合测试一样对Chiplet0和Chiplet1发起并行或顺序测试。此时测试据流会顺畅地绕过Chiplet2的空位。如果Chiplet0或Chiplet1在此阶段被发现故障就可以立即中止流程避免将昂贵的Chiplet2键合上去节约成本。后键合测试所有芯粒就位后将所有MBB设置为正常连接模式。然后利用总线进行效的并行测试。根据之前的配置策略三个芯粒同时从总线上获取数据。由于Chiplet0和Chiplet2分配了更宽的总线带宽它们的数据供给速度与Chiplet1达到平衡使得总测试时间接近三者中最长的那个而不是三者的总和。5. 实验结果、对比分析与工程考量我们使用Verilog HDL搭建了一个由三个芯粒一个处理器、两个数据接收器和主动式中介层组成的实验平台在RTL级进行了功能仿真并综合评估了面积、时序和功耗开销。5.1 测试效率对比与IEEE 1687的正面较量我们最关心的指标是测试时间。如表1所示我们将提出的测试总线架构与基于IEEE 1687标准的多路复用器MUX架构进行了对比。测试时间分为两部分配置时间配置IJTAG网络、选择芯粒和扫描测试时间实际移入/移出测试数据的时间。单芯粒测试场景我们的架构在配置时间上增加了约11.9%总测试时间增加约0.23%。这主要是因为我们引入了额外的状态来配置MBB和BNH。这个开销是合理的因为单芯粒测试本就不是我们架构的主战场且增加的绝对时间微乎其微。多芯粒测试场景核心优势这才是见真章的时候。在引脚受限20个测试引脚的条件下传统IEEE 1687架构只能采用串行测试图6c总时间是各芯粒时间之和。而我们的架构支持并行测试图6a。结果显示我们的配置时间减少了58.9%扫描测试时间减少了17.3%总测试时间整体降低了17.5%。随着集成芯粒数量的增加这个优势会愈发明显。配置时间减少是因为我们只需一次配置所有BNH而标准架构需要在测试每个芯粒前重新配置访问路径。5.2 硬件开销与稳健性分析任何DFT特性都会带来面积和功耗的代价关键看代价是否值得。面积开销使用等效的NAND2门数评估。一个BNH模块约占用4483个等效门一个MBB模块仅需约43个等效门。对于动辄数百万甚至上亿门的现代芯粒和中介层逻辑而言这个开销是微不足道的通常0.1%。BNH和MBB主要是控制逻辑规模固定不随芯粒内部电路规模线性增长。功耗开销如表3所示在并行测试模式下由于我们的伪分频门控时钟单元有效抑制了非必要的扫描链翻转芯粒内部的动态功耗与传统方法基本持平。中介层因为增加了BNH和MBB的控制逻辑功耗有轻微上升但相对于整个系统的功耗预算来说占比极低。时序与良率风险综合结果表明在100MHz的目标频率下设计能够满足时序收敛要求。虽然插入BNH和MBB后最差路径的时序裕量Slack比传统基准架构有所减少例如从1.82ns减少到0.1ns但所有关键路径仍保持非负裕量即没有时序违例。这意味着我们的设计在目标频率下是稳健的。由于这些模块面积小它们不会引入明显的布线拥塞因此对中介层的良率影响可忽略。更重要的是MBB通过硬件旁路故障或空位芯粒防止了局部故障导致全局测试网络瘫痪从系统层面反而提升了可测试性和有效良率。5.3 实际部署的注意事项与扩展思考测试功耗管理虽然并行测试效率高但如果所有芯粒同时进行高速扫描峰值功耗可能超过封装或系统的散热能力。在实际应用中可以通过顶层测试调度策略进行降级。例如使用EDA工具动态配置IJTAG网络将全并行模式改为“分组并行”或部分串行模式。同时ATPG工具可以生成低翻转率的测试向量从源头控制捕获时的峰值功耗。与现有EDA流程的集成该架构需要EDA工具链的支持。好消息是主要的DFT工具供应商如Synopsys, Cadence, Siemens EDA都支持用户自定义的测试访问机制TAM和测试控制逻辑。BNH和MBB可以作为硬宏或RTL模块提供集成到芯片和中介层的设计当中。测试向量的生成、格式化适配总线协议和调度需要相应的工具插件或脚本支持。向3D堆叠的扩展本文聚焦2.5D但思路可向3D扩展。在3D IC中测试总线可以沿着硅通孔TSV垂直延伸。每一层的芯粒都可以通过本层的“中介层类似物”接入垂直总线。MBB的概念同样适用用于处理堆叠中某层芯粒缺失或故障的情况。挑战在于热管理和更复杂的信号完整性但架构原理是相通的。故障覆盖率的考量本架构主要优化了测试数据的传输和调度测试向量本身针对制造缺陷如stuck-at, transition, path delay faults的生成仍然依赖于芯粒内部既有的DFT结构扫描链、MBIST等。因此最终的故障覆盖率取决于每个芯粒自身的DFT质量。我们的架构确保的是这些高质量测试向量能够被高效、可靠地送达。回过头看这套基于测试总线的DFT架构其核心价值在于用可接受的、极小的硬件面积代价换取了测试访问资源的巨大灵活性和测试时间的显著压缩。它尤其适合那些引脚资源紧张、芯粒数量多、且对测试成本和生产良率极度敏感的高性能计算、人工智能加速卡等2.5D/3D集成产品。在未来的芯粒生态中标准化、可互操作的测试接口将是关键而类似本文的这种共享总线、智能代理的思路很可能成为业界标准演进的一个重要方向。
