用AI解决电源最复杂PDN问题的实战设计案例在过去的几年里我们见证了AI在图像识别、自然语言处理领域的统治。但在硬件物理设计领域尤其是电源完整性PI和 信号完整性SI这种顶层物理战场上AI 似乎一直像个门外汉。为什么因为硬件设计太复杂了。如果你是一个硬件工程师尤其是做高速数字系统或AI板卡的你一定经历过这样的时刻PCB布局已经定稿你盯着板子上剩下的几百个电容空位要从中选出上百个位置放去耦电容。手头有10种不同容值、封装、ESL/ESR的电容可选。你心里清楚选好了电源性能稳稳的选错了芯片可能随机复位或者EMI测试死活过不去整体成本也会居高不下。问题是10个位置 × 10种电容 10^10种组合。你不可能一个一个试。传统的做法是经验法则——大电容放连接器附近小电容放芯片附近中间补几个中容值的。这种做法通常是有效的也是唯一好用的方法在DesignCon 2026上Missouri ST的Chulsoon Hwang教授带来了一场题为“ML-Driven PDN Design: from Pre-layout Synthesis to Post-layout Optimization”的演讲展示了一种全新的思路用机器学习来干这个脏活累活。直接把AI的手术刀伸向了PDN电源分配网络设计最痛的两个环节后布局优化 Post-layout Optimization和 前布局合成 Pre-layout Synthesis。一、PDN设计为什么难——硬件工程师的多维度设计灾难1 搜索空间大到离谱以一块典型PCB为例可能有200个去耦电容的候选位置每个位置可以从10种不同电容不同容值、封装、ESL/ESR中选择每个位置还可以选择不贴总组合数 11^200 ≈ 10^210。这是什么概念宇宙中原子总数大约是10^80。你穷尽宇宙也试不完所有组合。传统的“穷举法”或者“试错法”在这个数字面前完全失效。这就是为什么我们需要AI——我们需要一个能从混沌中直接找到最优解的直觉。2 多重目标相互冲突你要满足目标阻抗AC PDN性能同时要满足直流压降DC IR drop还要考虑面积、布线拥塞、成本、物料种类限制……降低阻抗通常需要多放电容但会占面积、增加成本。没有免费的午餐。3 评估成本极高你每尝试一种电容布局方案都需要运行一次全板PDN仿真可能数小时或者打板实测数天数万成本这就是为什么传统优化方法遗传算法、粒子群等在工业界难以落地——奖励函数reward function太贵了。二、ML救场的核心思想是用域知识降维解决Hwang教授团队的核心论点是不要试图用通用ML算法暴力破解而是要把硬件工程师的领域知识嵌入到ML模型中。我这里用了领域知识看过了斗罗大陆的小伙伴应该知道我在说什么领域就是指自己的专属强项用在这里就是用硬件工程师的底层硬核知识嵌入ML模型中。不能让AI像白痴一样从零学起而要告诉它物理定律和工程经验从而缩小搜索空间。这样做的好处减少问题规模。因为不是每个位置都独立很多位置是等价的。设计符合物理规律的网络结构比如电容的阻抗特性可以用ESL、ESR、容值三个参数完整描述。利用预训练模型快速评估训练一个神经网络来模拟PDN仿真器将单次评估从几小时降到几毫秒。我非常认同这个观点我认为以为AI一定不是用穷举法解决问题大概率是像人类的思维一样掌握基本的物理知识然后快速的迭代学习。这样才是更好的成长曲线。三、后布局优化当PCB板已经定型工程师最头疼的问题就是怎么选电容、放哪里这是一个典型的“硬组合优化问题”。传统的遗传算法GA虽然能用但效率低容易陷入局部最优。Hwang 团队引入了 深度强化学习 (Deep Reinforcement Learning)。思路 把寻找最佳电容组合的过程看作是一个序列决策问题。创新点 他们使用了 Transformer 架构就是那个在ChatGPT里大放异彩的架构来处理 Decap 的 Impedance Profile阻抗曲线。1 去耦电容的特征化作用是让AI看懂电容的曲线每个电容不是简单的“0.1μF”标签。研究人员将其抽象为4个关键特征电容值Capacitance等效串联电感ESL等效串联电阻ESR封装尺寸Package Size这4个特征足以从Murata等厂商的电容库中唯一表征其阻抗-频率曲线。数据预处理非常重要——直接从厂商的阻抗曲线拟合出ESL/ESR而不是死记硬背型号。2 神经网络架构设计传统的ML方法会把板子的几何信息和电容列表直接丢进全连接网络。但这样做有两个问题输入维度爆炸即每个位置一个one-hot无法泛化到不同板子他们的方案是将PCB的PDN结构编码为图像坐标每层电源形状可以用类似图像的方式表示电容的位置则是坐标点。使用Transformer架构自注意力机制天然适合处理位置和电容类型之间的交互关系。输出是每个候选位置应该放置的电容类型或空贴。训练数据集1000种不同的板子布局搭配1000种来自Murata的真实电容型号。训练时间2天用GPU。训练完成后对一块新板子的优化时间仅需几分钟。结果对比论文中展示了一个案例一块有50个去耦电容位置的板子使用训练好的模型推荐的电容组合其PDN阻抗峰值比传统经验法则设计降低约30%并且更接近穷举搜索但穷举根本不可能做得到的最优解。更惊人的是模型使用的电容库是训练时未见过的其他厂商型号——泛化能力得到了验证。让 AI 去试错每一个电容组合是愚蠢的做法。聪明的做法是教会 AI 物理知识——当 AI 理解了 ESL 和 ESR 对阻抗曲线的影响它就能像资深专家一样一眼看穿哪个电容最合适。这一定是未来硬件系统的主流解决方案。四、前布局合成-从零开始画出电源层如果说后布局优化是修修补补那么前布局合成Pre-layout Synthesis才是真正的梦想即你只给芯片和PMIC的引脚图以及叠层约束机器自动生成电源层的形状、连接方式和去耦电容布局。这相当于让 AI 拥有了解决硬件问题的能力直接生成一个满足 DCR直流电阻/ IR Drop压降和 AC交流阻抗目标的初始布局。这是整场演讲最硬核的部分。Hwang 团队没有使用单一的AI模型而是设计了一个多智能体系统Multi-Agent RL模拟了一个设计团队在协同工作。1 问题分解为三个子任务层分配智能体 Layer Assignment Agent任务 决定哪个电源域放在哪一层。算法 基于 Q-learning。操作 它利用 最小生成树和 凸包算法 Convex Hull 来生成初始的电源平面形状。它会检查不同电源域之间是否有重叠冲突。连接智能体Connection Agent任务 负责布线把 PMIC电源管理芯片连接到各个负载集群。算法 多层 A* 算法特点 它具备“障碍物感知”能力知道避开已经存在的器件和走线。扩展智能体 (Expansion Agent)任务 在满足设计规则的前提下尽可能扩大电源平面面积以降低阻抗。算法 基于网格 (Grid-based) 的搜索。逻辑 它会在板上划分网格标记出“占用”和“空闲”区域并在保持安全间距Clearance的前提下进行扩展。这是一个多智能体强化学习MARL框架。每个电源域独立决策但共享同一个PCB空间相互竞争也相互协作。2 内建的快速PDN阻抗仿真器MARL框架在训练过程中需要反复评估当前电源形状和去耦电容布局的PDN性能。如果每次调用外部仿真器如Ansys SIwave或Keysight ADS速度太慢。因此研究人员开发了一个基于Python的内建仿真器精度足够误差10%但单次评估时间小于1秒。这才是整个框架能够训练的核心——让RL agent能够在合理时间内获得反馈。四、真实案例演示论文中展示了几个实际案例案例16层板35个电源域PMIC在底层SoC在顶层。ML在10分钟内生成了完整的电源层布局满足所有目标阻抗和IR drop要求。案例2 3紧凑型可穿戴设备空间极度受限传统手工布局几乎不可能同时满足所有电源域的去耦需求。ML生成的方案在保持小体积的同时将最大阻抗峰值降低了40%。案例4高速数字板4个电源层5个电源域VRM和SoC都在顶层。ML在10分钟内完成布局而人工设计通常需要数天。最令人印象深刻的是36个电源域的真实手机SoC板12层板93个目标阻抗要求。ML框架在25分钟内完成去耦电容的放置和选型仅用32GB RAM CPU无GPU。相比之下工程师手动优化通常需要一周时间。五、启示与建议长期来看AI对于技术岗位来说不是取代而是增强别慌ML不会抢你的饭碗。它更像是计算器取代了算盘——你需要理解背后的原理才能用好它。目前ML解决的是高维搜索问题而不是创新性问题。选电容、画电源层这些重复性、规则明确的劳动最适合交给ML。而架构选择、关键信号布线、EMC风险判断等仍然需要你的经验。领域知识是关键. 纯粹的黑盒 AI 在硬件设计中行不通。必须将物理方程、电路理论注入到神经网络中Physics-Informed ML, 未来硬件领域知识才是工程师的核心护城河。过去优秀的PDN设计往往被认为是高手经验的体现——你得在无数个电容位置中凭借直觉选出正确组合还得在电源层上画出漂亮的形状。这种经验往往难以传承。ML驱动的PDN设计正在把这项艺术变成可量化、可复现、可自动化的工程。虽然目前尚未完全取代工程师但它已经证明了自己在某些子任务上比人类更高效、更优秀。作为硬件工程师我们的态度不应该是ML会让我失业而应该是我如何利用ML让自己变得更强。当你的同事还在手工一个一个试电容位置时你已经用ML在几分钟内找到了全局更优的解——这才是真正的降维打击。如果你喜欢这种硬核、讲人话、能落地的硬件笔记欢迎关注启芯硬件笔记。我们下期再见
