计算机组成原理这门课实验环节最让人头大的往往不是背概念而是打开 Logisim 对着空白画布不知道从哪里下手。尤其是这个运算器实验——也就是 ALU 实验属于典型“看着简单、做起来到处是坑”的类型门电路学过、加法器也会推公式但真要把一个能完成加减、与或非异或、还能正确显示结果的运算器在 Logisim 里搭出来并且通过验收完全是另一码事。这篇就把运算器实验从头到尾拆开讲清楚。从实验到底考什么、Logisim 怎么准备到一位全加器怎么搭、四位加法器怎么扩展、减法怎么做、控制信号怎么设计、进位溢出标志位怎么接最后是验收前必须做的一轮功能验证以及我自己带实验时碰到的高频报错和排查思路。不管你是第一次做这个实验还是已经卡在某个环节照着这个思路走至少能少踩一半的坑。1. 运算器实验到底要做什么1.1 实验目标不是“搭个加法器”这么简单很多同学拿到实验任务的第一反应是不就是做个加法器吗把两个四位二进制数加起来输出结果这有什么难的。但如果你真这么做实验报告基本拿不到分。这个实验真正想让你理解的是计算机里的“运算”到底是怎么被组织、被控制的。运算器ALU是 CPU 里最核心的部件之一它的输入不只是数据还有控制信号它的输出不只是结果还有标志位。实验要求你做的是一个“功能可控”的运算器——通过切换控制信号同一个电路既能做加法又能做减法还能做逻辑运算。以我见过的绝大多数实验要求为例运算器实验需要实现的功能一般包括加法、减法、与、或、异或、非至少这六种部分要求严格一点的还会加上比较大小、传送、左移右移之类的功能。输入通常是两个四位二进制数输出结果也是四位另外还要输出进位标志 C、零标志 Z、溢出标志 V 等。有些题目甚至要求用七段数码管把结果显示出来这就涉及 Logisim 里的显示组件和译码逻辑。所以你做实验之前先别急着连线。把需求一条条写下来输入有几个、输出有几个、控制信号有几根、每种控制组合对应什么功能。这一步做扎实后面至少省一半时间。1.2 运算器的经典框架一个完整的运算器不管简化到什么程度都逃不开三个基本部分数据输入通道两个操作数 A 和 B通常是并行输入的四位数据。运算电路算术单元管加减逻辑单元管与或非异或两部分共用输入。控制与输出控制信号决定当前走哪条运算通路最后结果通过输出引脚送出同时产生标志位。用一个生活化的类比来说运算器就像一个多功能计算器的内部电路A 和 B 是两个要算的数控制信号相当于你按下的“”“-”“AND”按键输出结果就是显示屏上的数字标志位则是计算器上那些“错误”“溢出”之类的提示灯。按键按哪个电路就走哪条路输出的结果和提示自然不同。在 Logisim 里实现这个框架最推荐的做法是“模块化”先搭一个一位全加器作为子电路再在顶层电路里调用它组成四位加法器逻辑运算部分单独做最后用控制信号把两条路径选择合并。这样做的好处是后期调试的时候可以单独验证每一个子模块哪里出错一眼就能定位而不是面对一堆密密麻麻的线缆一头雾水。1.3 为什么还要参考 74181如果你查资料会发现经典的运算器芯片 74181 是教科书里的常客。它是一颗 4 位 ALU 芯片通过 M 信号选择算术/逻辑模式通过 S0~S3 四个信号选择具体功能。很多教材和实验指导书都会提到 74181甚至有的题目直接要求用 Logisim 复现 74181 的功能。我的建议是74181 的真值表一定要看懂但不必死记硬背。它的意义在于给你一个“功能表”的概念——运算器的每一种功能都对应一组控制编码真值表就是软件层面的“接口文档”。你做实验时完全可以简化比如用 2 或 3 根控制信号选择五六种功能而不是像 74181 那样搞 5 根控制线、32 种功能。先保证核心功能跑通再谈扩展。后面我给出的方案就是按这种简化思路来的够交实验也够理解原理。2. Logisim 环境准备工具用对效率翻倍2.1 为什么这个实验都用 Logisim如果你还没想明白为什么课程偏偏选 Logisim我可以直接告诉你答案它足够简单又足够“看得见”。对比一下其他工具就明白了——Multisim 偏模拟电路适合做模电数电拿到数字逻辑里用反而别扭Proteus 功能强但上手成本高光元件库就能让新手迷路而 Logisim 是个专门为教学设计的数字逻辑仿真工具没有复杂的仿真参数设置拖出元件、连线、接电源点一下就能看到电平变化。更重要的是Logisim 的元件库基本就是计算机组成原理教材的“实物化”门电路、加法器、多路选择器、寄存器、计数器、RAM、七段数码管全部都有现成的。而且每个元件都有延迟模型能模拟出真实电路中的传播延迟现象——这一点对理解“串行进位加法器慢在哪”特别有帮助。实验或者期末复习的时候在 Logisim 里手动搭一遍单周期 CPU对整门课的理解绝对比纯看书深得多。不过 Logisim 有两个版本要注意。很多同学下的版本是 Logisim 2.7.1这是最经典的教学版还有一些院校用基于 Logisim 二次开发的 Evolution 版本比如头歌平台里内嵌的那个功能更多界面略有差别。版本不同个别元件的名字和位置会不一样但核心操作逻辑是相通的。做运算器实验哪个版本都够用。2.2 本次实验必须熟悉的几个组件打开 Logisim左侧元件库默认在“Wiring”这一块。运算器实验高频用到的组件就几个我逐个说引脚Pin这是你的数据进出口。输出引脚Output Pin显示当前电平值输入引脚Input Pin配合下方属性栏的“Data Bits”可以设置位宽。比如做四位运算器就把数据位宽改成 4。常量Constant用于给控制信号供电比如给 M 设一个固定的 0 或 1。调试阶段用常量比每次手动拨引脚方便得多。门电路Gates与门、或门、非门、异或门都在这个目录下属性栏可以设置“Data Bits”并且可以调整“Number of Inputs”。探针Probe与标签Label探针在 Wiring 目录下显示某条线的当前值标签就是高亮显示线名。这两样是调试利器强烈建议多用。七段数码管7-Segment Display在 Input/Output 这个目录下把四位二进制结果转成十六进制或十进制显示用。分割器Splitter当你需要从一根四位的总线里拆出单独一位或者把多根单独的线合并成总线时用。工具不在多够用就行。真正考验你的是连线规范和命名习惯。我见过太多同学搭完电路连自己都看不懂就是因为从不用标签。你每拉一根关键线就给它起个名字比如 A0、B3、Cout、Zero后面排查问题省下的时间远大于起名字花掉的时间。2.3 子电路模块化先把草图画在纸上Logisim 支持子电路Subcircuit这是做运算器实验必须掌握的操作。打开左上角“Project”菜单选“Add Circuit”就可以新建一个子电路比如命名为“FullAdder”。在这个子电路里做好一位全加器回到主电路后在左侧的“Add”目录或者直接在画布上双击子电路名就能把它作为一个模块拖出来使用。模块化设计的好处等你调试的时候体会最深。我做一个四位加法器绝不会一口气在顶层电路里画十六个门电路而是先在子电路里搭好一位全加器测试没问题后再在顶层调用四次。这样如果最终结果不对问题只可能在连接和位宽上绝不会是加法器本身出错。作为参考课程设计里做单总线 CPU 的时候整个工程就是由一大屋子电路模块组成的运算器、寄存器组、控制器各自独立最后再串联。这个习惯从运算器实验就开始养一点都不早。3. 算术运算单元从一位全加器到四位加法器3.1 一位全加器的逻辑表达式与搭建运算器的地基是加法器加法器的地基是一位全加器Full Adder。全加器有三个输入两个加数 Ai、Bi以及低位的进位 Cin两个输出本位和 Si以及向高位的进位 Cout。它的逻辑表达式是教科书里的经典公式Si Ai ⊕ Bi ⊕ CinCout Ai·Bi (Ai⊕Bi)·Cin在实际搭建的时候很多人会犯一个错误用两层与门和或门去实现 Cout 的两种写法导致电路看着特别复杂。我的做法是先把异或门输出取一个中间变量 P Ai ⊕ Bi然后用 P 和 Cin 做与运算再和 Ai·Bi 做或运算结构清晰很多。在 Logisim 里操作时从 Gates 目录拖出异或门、与门、或门从 Wiring 目录拖出输入引脚和输出引脚。注意一个细节输入引脚默认位宽是 1不需要改但如果你的引脚属性栏里 Data Bits 变成了 2 或者更多连线会变成红色粗线这就是位宽不匹配的常见信号后面我会专门说。搭完后先做一轮最小验证枚举输入组合把 A、B、Cin 分别置 0 和 1用探针看 S 和 Cout。别嫌这一步麻烦一位全加器如果错了后面四位全错而且很难回头定位。现场验证时可以专门做一份真值表对照检查全加器 8 种输入组合逐一核对。3.2 四位串行进位加法器理解“慢”的本质有了全加器子电路四位加法器就是把四个全加器按“级联”方式连起来低位的 Cout 接到高位的 Cin这就是串行进位加法器Ripple Carry Adder。每一个位的计算结果必须等低位进位算完才能确定所以进位信号像链条一样逐级传播。在 Logisim 里放大观察你会发现这种结构有一个非常直观的特点从最低位输入变化到最高位结果稳定中间要经过很长一段传播延迟。这正好能解释为什么教科书说串行进位加法器“速度慢”——四个全加器的延迟是累加的。等你后面学到组间串行进位、先行进位CLA这些内容时再回头对比这个电路理解会深得多。连好之后验证时选几组有代表性的数据例如 0001 0011 0100无进位、1111 0001 0000 且 Cout 1有进位、0111 0111 1110 且最高位有进位但四位结果仍然是有效数据。这三组覆盖了普通加法和边界进位能帮你快速确认加法器本身没毛病。3.3 减法用补码统一加减电路运算器实验里减法不是单独做一套电路而是复用加法器。原理是补码A - B A (~B) 1。也就是说把减数 B 逐位取反再加一个 1就变成了加法。这个“加 1”刚好可以接到最低位全加器的 Cin 上前提是控制信号能控制这一点。具体做法用一个多路选择器Multiplexer在每个位上选择“B”还是“~B”送入加法器再选择把 Cin 设为 0 还是 1。当控制信号为加模式时选 B、Cin0为减模式时选 ~B、Cin1。这样一个加法器就同时完成了加法和减法这就是运算器里“算术运算统一实现”的核心思想。我在实验过程中发现减法最容易出问题的不是电路本身而是验证时对结果的理解。比如四位补码加法器做 3 - 5结果是 1110这在无符号数视角下是 14但按补码带符号视角看其实是 -2。实验题目如果没说明你就以无符号数和带符号数两种方式都检验一遍避免验收时被问到“为什么减出来是这个数”而答不上来。溢出标志在这里就要发挥作用具体接法下一节说。4. 逻辑运算单元与控制通路4.1 与或非异或逻辑运算其实最“无脑”逻辑运算部分比算术运算简单得多因为每一位之间完全独立没有进位关系。你要做的就是把 A 和 B 的四位分别送进与门、或门、异或门非运算只对 A 取反就行。在 Logisim 里这一步有更省事的选择直接使用 Libraries 里的“Arithmetic”目录中的“Bit Adder”“Comparator”等现成模块。但我还是建议你自己搭一遍门电路因为实验很可能明确要求“不得使用现成的 ALU 模块”而且自己搭一遍才能看清逻辑运算的并行特性——4 位逻辑运算所有位同时出结果没有传播延迟这和串行进位加法器形成鲜明对比。搭建逻辑单元时输入的位宽很容易踩坑。比如你拖了一个与门属性里 Data Bits 默认是 1而你的 A 是四位总线直接连上去系统会报错线变红。解决办法是和门电路一起选中后把属性栏里 Data Bits 改成 4。或者也可以让每一位单独用一个与门再把四个输出合并成总线。这两种方式我推荐前者更简洁后面扩展位宽也更方便。4.2 控制信号设计让电路听懂你的指令现在算术单元和逻辑单元都有了但它们同时都在工作输出端口如果直接连在一起就会冲突。所以最后的关键一步是“选择”——用一个多路选择器根据控制信号决定最终输出的是加法结果、减法结果还是与、或、异或、非的结果。控制信号怎么编码你可以自由设计但一定要写清楚功能表。我做过一个最简单的版本用 2 根控制线 S1S0编码 00 加法、01 减法、10 与、11 或。后来实验要求再加异或和非就把控制线扩到 3 根S2S1S0 编码留两个冗余编码作为无效状态。这种编码方式通俗直观验收讲解也方便。多路选择器在 Logisim 的“Plexers”目录下。你需要注意属性栏里的“Select Bits”——如果有 3 根控制线Select Bits 就是 3而“Data Bits”决定每个输入端的位宽这里是 4。输入端口数量会自动是 2 的 Select Bits 次方接的时候一一对应好别接反了。控制信号优先用常量接好测试时再手动切换引脚观察输出变化。4.3 标志位进位、溢出、零的接法一个完整的运算器必须输出标志位这是实验里容易被忽略却又最容易挂分的部分。进位标志 CCarry直接取加法器最高位的进位输出。零标志 ZZero当结果为全 0 时置 1。用四输入或非门就能实现——四个结果位全都为 0或非门输出就是 1。溢出标志 VOverflow补码运算中判断正正得负或负负得正。最标准的做法是比较最高位符号位的进位 Cin 和 Cout两者不同则溢出公式是 V Cin_MSB ⊕ Cout_MSB。也就是说最高位全加器的进位输入和进位输出做异或结果就是溢出标志。有的实验还会要求符号标志 NNegative直接取结果的最高位就行。标志位的验证要专门做一组测试比如四位补码下做 7 1 8结果 1000在带符号视角下是 -8最高位进位和进位输入不同溢出标志为 1做 7 (-8) -1结果没有溢出符号标志为 1。把这些用例列进你的实验记录表验收时拿出来讲非常加分。七段数码管如果想显示十进制结果一般要配合一个 BCD 转换或直接按十六进制显示这一步在 Logisim 里用现成的“Hex Digit Display”组件就能搞定注意位宽的匹配就行。5. 完整实操一步步搭出可验收的四位运算器5.1 搭电路前的总体规划前面原理都通了这一步讲具体怎么落地。在 Logisim 里新建工程后我的习惯是先画一个“信号草图”不用软件就在草稿纸上画清楚左侧放 A[3:0] 和 B[3:0] 两组输入引脚中间分上下两条通路上面是算术单元加法器 减法控制下面是逻辑单元与、或、异或、非右侧是控制端 S 和模式端 M最右边是输出 F[3:0]、进位 C、零 Z、溢出 V。规划的时候把所有电路的公共输入分开理解A 和 B 是共享的所以从输入引脚拉线后要用复制分支的方式同时送给算术单元和逻辑单元。Logisim 里直接从一个点拖线分支即可不需要额外的元件。但要注意分支点最好放在靠近输入引脚的位置避免后续线的交叉太多影响可读性。把逻辑清晰、连线整齐这一点做好后面自己调参时心情都会好很多。5.2 关键操作步骤与位宽处理我按实际操作顺序给你列一遍你可以照着做新建工程先建子电路“FullAdder”搭好一位全加器测试通过后保存。新建子电路“Adder4”调用四个 FullAdder 实例从最低位到最高位级联Cin 口预留出来Cout 用标签引出。这个子电路的输入输出引脚一定设置好两个 4 位输入、一个 1 位 Cin、一个 4 位输出、一个 1 位 Cout。回到主电路放两组输入引脚 A、B把位宽改为 4。放一个 4 位加法器模块你刚做的 Adder4连接好 A 和 BCin 暂时接常量 0。在算术单元里接减法控制用多路选择器在每个位选择 B 或 ~B然后 Cin 接控制信号。这里我直接把 B 每一位拆开取反再送回选择器所以要用到 Splitter 把 B 的四位拆成单线处理完再合并。建逻辑单元放四个与门、或门、异或门、非门位宽设为 4分别接 A 和 B非门只接 A。每个门的输出引到各自位置准备送入最终选择器。放最终的多路选择器选择端接控制信号 S[2:0]数据输入端按编码顺序接入各模块的输出输出端接 F[3:0]。输出标志位C 从加法器最高位 Cout 引出Z 用或非门接 F 的四个位V 取最高位全加器的 Cin 和 Cout 做异或。最后加上一个探针接 F再拖一个“Hex Digit Display”把结果显示出来。这个过程里最容易翻车的就是位宽和接线颜色。Logisim 的线有颜色绿色是一位的线深蓝色是多位总线。如果你发现一根线变红基本就是连接的两端位宽不一致或者线路上有悬空引脚。我调试时只要看到红线第一反应就是检查位宽设置十次有八次都能解决。5.3 功能验证清单验收前必须做一轮电路搭完千万别急着保存。我建议你把控制信号的每种组合都跑一遍并且把结果做成一张表格写进实验报告。我常用的测试用例是这样控制编码功能输入A输入B预期F实际FCZV000加001101011000001减001101011110010与110010101000011或110010101110100异或110010100110101非A110001010011填表的过程就是功能验证的过程。如果你发现某个功能对不上先别怀疑整个电路看一下是不是测试数据本身的问题再看控制端接没接对最后再查子电路内部。按照“输入→控制→中间模块→输出”的顺序逐级排查是调试组合逻辑电路最有效的方法。6. 常见问题与排查技巧实录6.1 高频问题速查表带过几届学生做这个实验以下问题出现的频率最高我直接整理成速查表现象可能原因解决方案连线变红两端位宽不一致引脚悬空检查 Data Bits 属性统一位宽输出始终为 X未知输入引脚没接任何信号或存在组合环给所有输入接常量或引脚检查有无回路结果与预期差一个进位最低位 Cin 没接地或没接控制把最低位 Cin 接常量 0 或控制信号减法结果“不对”把减法输出当无符号数理解按补码解释检查溢出标志多个输出模块同时驱动一根线没通过多路选择器直接把两个门输出并线用多路选择器合并输出七段数码管不亮BCD 或十六进制显示组件位宽不匹配用 Hex Digit Display位宽设为 4模块拖进主电路后没输入输出口子电路里没放引脚回到子电路确认有输入/输出引脚这些坑看起来小但每一个都能消耗掉半小时以上的调试时间。尤其要注意“组合环”的问题如果一条信号线从输出绕一圈又回到自己的输入Logisim 会认为电路存在循环仿真行为会变得不可预测。搭电路时尽量保持信号单向流动反馈回路一定要通过寄存器或可控开关再接入不要直接把输出接回输入端。6.2 调试经验从“看得见”到“测得准”关于调试我的独家经验是用好 Logisim 的“Poke 工具”。你选左侧工具栏里那个手指样子的工具直接点输入引脚就可以动态切换它的 0/1 值电路会实时响应。调试时把窗口分成两部分一半看真值表需求一半看电路电平变化一步一步跟着信号走很快就能定位到出错的门。另外刻意做“断点式验证”先只测试加法器的两级级联不要一上来就测整个四位先测试逻辑单元中的“与”再测“或”逐个确认。每个小模块都确认无误后再合起来整体出错的概率就会下降到接近零。这种方法不只适用于 Logisim以后你写硬件描述语言或者调嵌入式代码这个思路一样适用。6.3 关于验收讲解的小建议最后多说一句实验验收和写实验报告时很多同学败在“讲不清自己的电路”。建议你准备一个极简讲解流程先说明你的控制编码和功能表然后用一个加法和一个减法实例展示算术通路再用一个逻辑运算实例展示逻辑通路最后解释标志位中你觉得最特别的那个溢出位最好讲公式摆出来老师一看就知道你理解了。如果你时间充裕可以在这个四位运算器的基础上做两个小扩展一个是把串行进位改成组间串行进位或先行进位另一个是把它模块化后接到后续的单总线 CPU 实验里当运算器核心用。这两个扩展都能写进实验报告的“思考与改进”里既体现深度也为后面更复杂的实验打基础。我自己做这个实验的感受是运算器实验最锻炼人的不是会搭电路而是养成“先设计、再验证、最后连线”的习惯。Logisim 给了你一个容错率很高的环境改错成本很低所以大胆试但也别闷头试。每改一次就记录一下现象和结论这份记录比你最终交上去的电路文件值钱得多。后面等你做单周期 CPU、单总线 CPU 这些大实验时就会发现今天在运算器上练熟的那套模块化设计、功能表规划、逐级验证的方法才是这门课真正想教会你的东西。
Logisim运算器实验全攻略：从全加器到四位ALU设计与实现
计算机组成原理这门课实验环节最让人头大的往往不是背概念而是打开 Logisim 对着空白画布不知道从哪里下手。尤其是这个运算器实验——也就是 ALU 实验属于典型“看着简单、做起来到处是坑”的类型门电路学过、加法器也会推公式但真要把一个能完成加减、与或非异或、还能正确显示结果的运算器在 Logisim 里搭出来并且通过验收完全是另一码事。这篇就把运算器实验从头到尾拆开讲清楚。从实验到底考什么、Logisim 怎么准备到一位全加器怎么搭、四位加法器怎么扩展、减法怎么做、控制信号怎么设计、进位溢出标志位怎么接最后是验收前必须做的一轮功能验证以及我自己带实验时碰到的高频报错和排查思路。不管你是第一次做这个实验还是已经卡在某个环节照着这个思路走至少能少踩一半的坑。1. 运算器实验到底要做什么1.1 实验目标不是“搭个加法器”这么简单很多同学拿到实验任务的第一反应是不就是做个加法器吗把两个四位二进制数加起来输出结果这有什么难的。但如果你真这么做实验报告基本拿不到分。这个实验真正想让你理解的是计算机里的“运算”到底是怎么被组织、被控制的。运算器ALU是 CPU 里最核心的部件之一它的输入不只是数据还有控制信号它的输出不只是结果还有标志位。实验要求你做的是一个“功能可控”的运算器——通过切换控制信号同一个电路既能做加法又能做减法还能做逻辑运算。以我见过的绝大多数实验要求为例运算器实验需要实现的功能一般包括加法、减法、与、或、异或、非至少这六种部分要求严格一点的还会加上比较大小、传送、左移右移之类的功能。输入通常是两个四位二进制数输出结果也是四位另外还要输出进位标志 C、零标志 Z、溢出标志 V 等。有些题目甚至要求用七段数码管把结果显示出来这就涉及 Logisim 里的显示组件和译码逻辑。所以你做实验之前先别急着连线。把需求一条条写下来输入有几个、输出有几个、控制信号有几根、每种控制组合对应什么功能。这一步做扎实后面至少省一半时间。1.2 运算器的经典框架一个完整的运算器不管简化到什么程度都逃不开三个基本部分数据输入通道两个操作数 A 和 B通常是并行输入的四位数据。运算电路算术单元管加减逻辑单元管与或非异或两部分共用输入。控制与输出控制信号决定当前走哪条运算通路最后结果通过输出引脚送出同时产生标志位。用一个生活化的类比来说运算器就像一个多功能计算器的内部电路A 和 B 是两个要算的数控制信号相当于你按下的“”“-”“AND”按键输出结果就是显示屏上的数字标志位则是计算器上那些“错误”“溢出”之类的提示灯。按键按哪个电路就走哪条路输出的结果和提示自然不同。在 Logisim 里实现这个框架最推荐的做法是“模块化”先搭一个一位全加器作为子电路再在顶层电路里调用它组成四位加法器逻辑运算部分单独做最后用控制信号把两条路径选择合并。这样做的好处是后期调试的时候可以单独验证每一个子模块哪里出错一眼就能定位而不是面对一堆密密麻麻的线缆一头雾水。1.3 为什么还要参考 74181如果你查资料会发现经典的运算器芯片 74181 是教科书里的常客。它是一颗 4 位 ALU 芯片通过 M 信号选择算术/逻辑模式通过 S0~S3 四个信号选择具体功能。很多教材和实验指导书都会提到 74181甚至有的题目直接要求用 Logisim 复现 74181 的功能。我的建议是74181 的真值表一定要看懂但不必死记硬背。它的意义在于给你一个“功能表”的概念——运算器的每一种功能都对应一组控制编码真值表就是软件层面的“接口文档”。你做实验时完全可以简化比如用 2 或 3 根控制信号选择五六种功能而不是像 74181 那样搞 5 根控制线、32 种功能。先保证核心功能跑通再谈扩展。后面我给出的方案就是按这种简化思路来的够交实验也够理解原理。2. Logisim 环境准备工具用对效率翻倍2.1 为什么这个实验都用 Logisim如果你还没想明白为什么课程偏偏选 Logisim我可以直接告诉你答案它足够简单又足够“看得见”。对比一下其他工具就明白了——Multisim 偏模拟电路适合做模电数电拿到数字逻辑里用反而别扭Proteus 功能强但上手成本高光元件库就能让新手迷路而 Logisim 是个专门为教学设计的数字逻辑仿真工具没有复杂的仿真参数设置拖出元件、连线、接电源点一下就能看到电平变化。更重要的是Logisim 的元件库基本就是计算机组成原理教材的“实物化”门电路、加法器、多路选择器、寄存器、计数器、RAM、七段数码管全部都有现成的。而且每个元件都有延迟模型能模拟出真实电路中的传播延迟现象——这一点对理解“串行进位加法器慢在哪”特别有帮助。实验或者期末复习的时候在 Logisim 里手动搭一遍单周期 CPU对整门课的理解绝对比纯看书深得多。不过 Logisim 有两个版本要注意。很多同学下的版本是 Logisim 2.7.1这是最经典的教学版还有一些院校用基于 Logisim 二次开发的 Evolution 版本比如头歌平台里内嵌的那个功能更多界面略有差别。版本不同个别元件的名字和位置会不一样但核心操作逻辑是相通的。做运算器实验哪个版本都够用。2.2 本次实验必须熟悉的几个组件打开 Logisim左侧元件库默认在“Wiring”这一块。运算器实验高频用到的组件就几个我逐个说引脚Pin这是你的数据进出口。输出引脚Output Pin显示当前电平值输入引脚Input Pin配合下方属性栏的“Data Bits”可以设置位宽。比如做四位运算器就把数据位宽改成 4。常量Constant用于给控制信号供电比如给 M 设一个固定的 0 或 1。调试阶段用常量比每次手动拨引脚方便得多。门电路Gates与门、或门、非门、异或门都在这个目录下属性栏可以设置“Data Bits”并且可以调整“Number of Inputs”。探针Probe与标签Label探针在 Wiring 目录下显示某条线的当前值标签就是高亮显示线名。这两样是调试利器强烈建议多用。七段数码管7-Segment Display在 Input/Output 这个目录下把四位二进制结果转成十六进制或十进制显示用。分割器Splitter当你需要从一根四位的总线里拆出单独一位或者把多根单独的线合并成总线时用。工具不在多够用就行。真正考验你的是连线规范和命名习惯。我见过太多同学搭完电路连自己都看不懂就是因为从不用标签。你每拉一根关键线就给它起个名字比如 A0、B3、Cout、Zero后面排查问题省下的时间远大于起名字花掉的时间。2.3 子电路模块化先把草图画在纸上Logisim 支持子电路Subcircuit这是做运算器实验必须掌握的操作。打开左上角“Project”菜单选“Add Circuit”就可以新建一个子电路比如命名为“FullAdder”。在这个子电路里做好一位全加器回到主电路后在左侧的“Add”目录或者直接在画布上双击子电路名就能把它作为一个模块拖出来使用。模块化设计的好处等你调试的时候体会最深。我做一个四位加法器绝不会一口气在顶层电路里画十六个门电路而是先在子电路里搭好一位全加器测试没问题后再在顶层调用四次。这样如果最终结果不对问题只可能在连接和位宽上绝不会是加法器本身出错。作为参考课程设计里做单总线 CPU 的时候整个工程就是由一大屋子电路模块组成的运算器、寄存器组、控制器各自独立最后再串联。这个习惯从运算器实验就开始养一点都不早。3. 算术运算单元从一位全加器到四位加法器3.1 一位全加器的逻辑表达式与搭建运算器的地基是加法器加法器的地基是一位全加器Full Adder。全加器有三个输入两个加数 Ai、Bi以及低位的进位 Cin两个输出本位和 Si以及向高位的进位 Cout。它的逻辑表达式是教科书里的经典公式Si Ai ⊕ Bi ⊕ CinCout Ai·Bi (Ai⊕Bi)·Cin在实际搭建的时候很多人会犯一个错误用两层与门和或门去实现 Cout 的两种写法导致电路看着特别复杂。我的做法是先把异或门输出取一个中间变量 P Ai ⊕ Bi然后用 P 和 Cin 做与运算再和 Ai·Bi 做或运算结构清晰很多。在 Logisim 里操作时从 Gates 目录拖出异或门、与门、或门从 Wiring 目录拖出输入引脚和输出引脚。注意一个细节输入引脚默认位宽是 1不需要改但如果你的引脚属性栏里 Data Bits 变成了 2 或者更多连线会变成红色粗线这就是位宽不匹配的常见信号后面我会专门说。搭完后先做一轮最小验证枚举输入组合把 A、B、Cin 分别置 0 和 1用探针看 S 和 Cout。别嫌这一步麻烦一位全加器如果错了后面四位全错而且很难回头定位。现场验证时可以专门做一份真值表对照检查全加器 8 种输入组合逐一核对。3.2 四位串行进位加法器理解“慢”的本质有了全加器子电路四位加法器就是把四个全加器按“级联”方式连起来低位的 Cout 接到高位的 Cin这就是串行进位加法器Ripple Carry Adder。每一个位的计算结果必须等低位进位算完才能确定所以进位信号像链条一样逐级传播。在 Logisim 里放大观察你会发现这种结构有一个非常直观的特点从最低位输入变化到最高位结果稳定中间要经过很长一段传播延迟。这正好能解释为什么教科书说串行进位加法器“速度慢”——四个全加器的延迟是累加的。等你后面学到组间串行进位、先行进位CLA这些内容时再回头对比这个电路理解会深得多。连好之后验证时选几组有代表性的数据例如 0001 0011 0100无进位、1111 0001 0000 且 Cout 1有进位、0111 0111 1110 且最高位有进位但四位结果仍然是有效数据。这三组覆盖了普通加法和边界进位能帮你快速确认加法器本身没毛病。3.3 减法用补码统一加减电路运算器实验里减法不是单独做一套电路而是复用加法器。原理是补码A - B A (~B) 1。也就是说把减数 B 逐位取反再加一个 1就变成了加法。这个“加 1”刚好可以接到最低位全加器的 Cin 上前提是控制信号能控制这一点。具体做法用一个多路选择器Multiplexer在每个位上选择“B”还是“~B”送入加法器再选择把 Cin 设为 0 还是 1。当控制信号为加模式时选 B、Cin0为减模式时选 ~B、Cin1。这样一个加法器就同时完成了加法和减法这就是运算器里“算术运算统一实现”的核心思想。我在实验过程中发现减法最容易出问题的不是电路本身而是验证时对结果的理解。比如四位补码加法器做 3 - 5结果是 1110这在无符号数视角下是 14但按补码带符号视角看其实是 -2。实验题目如果没说明你就以无符号数和带符号数两种方式都检验一遍避免验收时被问到“为什么减出来是这个数”而答不上来。溢出标志在这里就要发挥作用具体接法下一节说。4. 逻辑运算单元与控制通路4.1 与或非异或逻辑运算其实最“无脑”逻辑运算部分比算术运算简单得多因为每一位之间完全独立没有进位关系。你要做的就是把 A 和 B 的四位分别送进与门、或门、异或门非运算只对 A 取反就行。在 Logisim 里这一步有更省事的选择直接使用 Libraries 里的“Arithmetic”目录中的“Bit Adder”“Comparator”等现成模块。但我还是建议你自己搭一遍门电路因为实验很可能明确要求“不得使用现成的 ALU 模块”而且自己搭一遍才能看清逻辑运算的并行特性——4 位逻辑运算所有位同时出结果没有传播延迟这和串行进位加法器形成鲜明对比。搭建逻辑单元时输入的位宽很容易踩坑。比如你拖了一个与门属性里 Data Bits 默认是 1而你的 A 是四位总线直接连上去系统会报错线变红。解决办法是和门电路一起选中后把属性栏里 Data Bits 改成 4。或者也可以让每一位单独用一个与门再把四个输出合并成总线。这两种方式我推荐前者更简洁后面扩展位宽也更方便。4.2 控制信号设计让电路听懂你的指令现在算术单元和逻辑单元都有了但它们同时都在工作输出端口如果直接连在一起就会冲突。所以最后的关键一步是“选择”——用一个多路选择器根据控制信号决定最终输出的是加法结果、减法结果还是与、或、异或、非的结果。控制信号怎么编码你可以自由设计但一定要写清楚功能表。我做过一个最简单的版本用 2 根控制线 S1S0编码 00 加法、01 减法、10 与、11 或。后来实验要求再加异或和非就把控制线扩到 3 根S2S1S0 编码留两个冗余编码作为无效状态。这种编码方式通俗直观验收讲解也方便。多路选择器在 Logisim 的“Plexers”目录下。你需要注意属性栏里的“Select Bits”——如果有 3 根控制线Select Bits 就是 3而“Data Bits”决定每个输入端的位宽这里是 4。输入端口数量会自动是 2 的 Select Bits 次方接的时候一一对应好别接反了。控制信号优先用常量接好测试时再手动切换引脚观察输出变化。4.3 标志位进位、溢出、零的接法一个完整的运算器必须输出标志位这是实验里容易被忽略却又最容易挂分的部分。进位标志 CCarry直接取加法器最高位的进位输出。零标志 ZZero当结果为全 0 时置 1。用四输入或非门就能实现——四个结果位全都为 0或非门输出就是 1。溢出标志 VOverflow补码运算中判断正正得负或负负得正。最标准的做法是比较最高位符号位的进位 Cin 和 Cout两者不同则溢出公式是 V Cin_MSB ⊕ Cout_MSB。也就是说最高位全加器的进位输入和进位输出做异或结果就是溢出标志。有的实验还会要求符号标志 NNegative直接取结果的最高位就行。标志位的验证要专门做一组测试比如四位补码下做 7 1 8结果 1000在带符号视角下是 -8最高位进位和进位输入不同溢出标志为 1做 7 (-8) -1结果没有溢出符号标志为 1。把这些用例列进你的实验记录表验收时拿出来讲非常加分。七段数码管如果想显示十进制结果一般要配合一个 BCD 转换或直接按十六进制显示这一步在 Logisim 里用现成的“Hex Digit Display”组件就能搞定注意位宽的匹配就行。5. 完整实操一步步搭出可验收的四位运算器5.1 搭电路前的总体规划前面原理都通了这一步讲具体怎么落地。在 Logisim 里新建工程后我的习惯是先画一个“信号草图”不用软件就在草稿纸上画清楚左侧放 A[3:0] 和 B[3:0] 两组输入引脚中间分上下两条通路上面是算术单元加法器 减法控制下面是逻辑单元与、或、异或、非右侧是控制端 S 和模式端 M最右边是输出 F[3:0]、进位 C、零 Z、溢出 V。规划的时候把所有电路的公共输入分开理解A 和 B 是共享的所以从输入引脚拉线后要用复制分支的方式同时送给算术单元和逻辑单元。Logisim 里直接从一个点拖线分支即可不需要额外的元件。但要注意分支点最好放在靠近输入引脚的位置避免后续线的交叉太多影响可读性。把逻辑清晰、连线整齐这一点做好后面自己调参时心情都会好很多。5.2 关键操作步骤与位宽处理我按实际操作顺序给你列一遍你可以照着做新建工程先建子电路“FullAdder”搭好一位全加器测试通过后保存。新建子电路“Adder4”调用四个 FullAdder 实例从最低位到最高位级联Cin 口预留出来Cout 用标签引出。这个子电路的输入输出引脚一定设置好两个 4 位输入、一个 1 位 Cin、一个 4 位输出、一个 1 位 Cout。回到主电路放两组输入引脚 A、B把位宽改为 4。放一个 4 位加法器模块你刚做的 Adder4连接好 A 和 BCin 暂时接常量 0。在算术单元里接减法控制用多路选择器在每个位选择 B 或 ~B然后 Cin 接控制信号。这里我直接把 B 每一位拆开取反再送回选择器所以要用到 Splitter 把 B 的四位拆成单线处理完再合并。建逻辑单元放四个与门、或门、异或门、非门位宽设为 4分别接 A 和 B非门只接 A。每个门的输出引到各自位置准备送入最终选择器。放最终的多路选择器选择端接控制信号 S[2:0]数据输入端按编码顺序接入各模块的输出输出端接 F[3:0]。输出标志位C 从加法器最高位 Cout 引出Z 用或非门接 F 的四个位V 取最高位全加器的 Cin 和 Cout 做异或。最后加上一个探针接 F再拖一个“Hex Digit Display”把结果显示出来。这个过程里最容易翻车的就是位宽和接线颜色。Logisim 的线有颜色绿色是一位的线深蓝色是多位总线。如果你发现一根线变红基本就是连接的两端位宽不一致或者线路上有悬空引脚。我调试时只要看到红线第一反应就是检查位宽设置十次有八次都能解决。5.3 功能验证清单验收前必须做一轮电路搭完千万别急着保存。我建议你把控制信号的每种组合都跑一遍并且把结果做成一张表格写进实验报告。我常用的测试用例是这样控制编码功能输入A输入B预期F实际FCZV000加001101011000001减001101011110010与110010101000011或110010101110100异或110010100110101非A110001010011填表的过程就是功能验证的过程。如果你发现某个功能对不上先别怀疑整个电路看一下是不是测试数据本身的问题再看控制端接没接对最后再查子电路内部。按照“输入→控制→中间模块→输出”的顺序逐级排查是调试组合逻辑电路最有效的方法。6. 常见问题与排查技巧实录6.1 高频问题速查表带过几届学生做这个实验以下问题出现的频率最高我直接整理成速查表现象可能原因解决方案连线变红两端位宽不一致引脚悬空检查 Data Bits 属性统一位宽输出始终为 X未知输入引脚没接任何信号或存在组合环给所有输入接常量或引脚检查有无回路结果与预期差一个进位最低位 Cin 没接地或没接控制把最低位 Cin 接常量 0 或控制信号减法结果“不对”把减法输出当无符号数理解按补码解释检查溢出标志多个输出模块同时驱动一根线没通过多路选择器直接把两个门输出并线用多路选择器合并输出七段数码管不亮BCD 或十六进制显示组件位宽不匹配用 Hex Digit Display位宽设为 4模块拖进主电路后没输入输出口子电路里没放引脚回到子电路确认有输入/输出引脚这些坑看起来小但每一个都能消耗掉半小时以上的调试时间。尤其要注意“组合环”的问题如果一条信号线从输出绕一圈又回到自己的输入Logisim 会认为电路存在循环仿真行为会变得不可预测。搭电路时尽量保持信号单向流动反馈回路一定要通过寄存器或可控开关再接入不要直接把输出接回输入端。6.2 调试经验从“看得见”到“测得准”关于调试我的独家经验是用好 Logisim 的“Poke 工具”。你选左侧工具栏里那个手指样子的工具直接点输入引脚就可以动态切换它的 0/1 值电路会实时响应。调试时把窗口分成两部分一半看真值表需求一半看电路电平变化一步一步跟着信号走很快就能定位到出错的门。另外刻意做“断点式验证”先只测试加法器的两级级联不要一上来就测整个四位先测试逻辑单元中的“与”再测“或”逐个确认。每个小模块都确认无误后再合起来整体出错的概率就会下降到接近零。这种方法不只适用于 Logisim以后你写硬件描述语言或者调嵌入式代码这个思路一样适用。6.3 关于验收讲解的小建议最后多说一句实验验收和写实验报告时很多同学败在“讲不清自己的电路”。建议你准备一个极简讲解流程先说明你的控制编码和功能表然后用一个加法和一个减法实例展示算术通路再用一个逻辑运算实例展示逻辑通路最后解释标志位中你觉得最特别的那个溢出位最好讲公式摆出来老师一看就知道你理解了。如果你时间充裕可以在这个四位运算器的基础上做两个小扩展一个是把串行进位改成组间串行进位或先行进位另一个是把它模块化后接到后续的单总线 CPU 实验里当运算器核心用。这两个扩展都能写进实验报告的“思考与改进”里既体现深度也为后面更复杂的实验打基础。我自己做这个实验的感受是运算器实验最锻炼人的不是会搭电路而是养成“先设计、再验证、最后连线”的习惯。Logisim 给了你一个容错率很高的环境改错成本很低所以大胆试但也别闷头试。每改一次就记录一下现象和结论这份记录比你最终交上去的电路文件值钱得多。后面等你做单周期 CPU、单总线 CPU 这些大实验时就会发现今天在运算器上练熟的那套模块化设计、功能表规划、逐级验证的方法才是这门课真正想教会你的东西。
