前段时间在实验室调试一条 PCIe 6.0 的无源铜缆从 2 米换到 1 米误码率才勉强压到可接受范围。当时有个年轻同事开玩笑说要是 PCIe 7 出来这线怕是只能当充电线用了。笑归笑这个场景其实已经把行业里流传的一句话解释得很清楚了——“铜退7米光入半规”。PCIe 7.0 把单通道速率推到 128 GT/sx16 通道双向带宽达到 512 GB/s代价就是铜线上的有效传输距离被极端压缩传统铜缆主导的机架内互连开始把身位让给光互连。这篇文章不打算复述发布会PPT而是站在做硬件的角度把 PCIe 7.0 背后的物理逻辑、光学介入的技术路径以及现阶段我们应该做的设计准备一条条掰开聊。1. “铜退”的物理账PCIe 7.0 的 128 GT/s 对信道做了什么1.1 从 NRZ 到 PAM4速度翻倍背后的信号代价很多不常接触高速信号设计的朋友看到 PCIe 7.0 的单通道速率数字时会觉得奇怪PCIe 5.0 是 32 GT/sPCIe 6.0 是 64 GT/s怎么到 PCIe 7.0 就是 128 GT/s这里面有个关键分水岭——从 PCIe 6.0 开始PCIe 物理层就不再是简单的 NRZ 编码而是换成了 PAM4。PAM4 的意思是每个符号携带 2 bit 信息用 4 个电平来表达 00、01、10、11。也就是说PCIe 6.0 虽然跑出了 64 GT/s 的“等效速率”实际波特率只有 32 GBaud信号本身的奈奎斯特频率还是 16 GHz和 PCIe 5.0 基本持平。到了 PCIe 7.0128 GT/s 等效速率对应 64 GBaud奈奎斯特频率直接跳到 32 GHz。问题就在这儿频率升高损耗跟着涨电平从 2 个变成 4 个信号裕量又被砍掉一大截。PAM4 在相同信噪比条件下的最小电平间隔只有 NRZ 的三分之一等价于信噪比预算硬生生少了大约 9.5 dB。换句话说PCIe 7.0 不仅跑得更快而且对信道质量的要求比 PCIe 5.0 苛刻得多这种苛刻不是线性增长是指数级恶化。1.2 损耗方程决定了“铜退”不是趋势而是物理必然铜线上传输高频信号损耗主要有两个来源。一个是导体趋肤效应损耗随着频率呈平方根关系增长这是电流在导体截面上的“拥挤效应”频率越高电流越集中在导体表面有效导电面积变小阻抗损耗变大。另一个是介质损耗和频率近似线性关系和板材的损耗角正切 Df 直接相关。PCIe 7.0 的信号跑到 32 GHz 奈奎斯特频率时介质损耗已经占据绝对主导。我给一个直观感受在常规 FR4 板材上一段 10 英寸的走线在 16 GHz 时的插入损耗就可能接近 10 dB到了 32 GHz这个数字会恶化成 20 dB 以上。再加上连接器、过孔、线缆本身的分摊整个链路的损耗预算很快就被吃光。所以“铜退”不是谁拍脑袋做出的行业判断而是传输线物理特性的必然结果。信号在铜线里能走多远取决于链路预算还能剩多少而不是线缆本身有多结实。PCIe 7.0 的链路预算之紧张已经到了“寸土寸金”的程度。1.3 “7米”这个数字我是怎么理解的先说明一点“铜退7米”并不是一个精确的工程参数没有人会拿“7米”去做产品设计。但这句话放在行业传播里是很有道理的它概括了铜互连有效传输距离的断崖式后退。根据我个人经验以及产业链上公开分享的一些测试数据无源铜缆DAC在 PCIe 5.0 时代做到 2 到 3 米比较常见到 PCIe 6.0 基本都是 1 到 1.5 米甚至更短到 PCIe 7.0 大概率会萎缩到 1 米以内。PCB 板内走线也一样PCIe 5.0 时期常见的设计目标是 10 到 15 英寸PCIe 6.0 已经缩到 6 到 8 英寸PCIe 7.0 可能只敢按 2 到 4 英寸去做。你可以把铜缆传输想象成对着长管道喊话。速率越高相当于喊的声音频率越高噪声和衰减越大到了 PCIe 7.0你吼出来的已经是高频超声波了普通铜管根本传不了几步。这时候要让信号跑更远只有一条路——把信号从“声波”换成“光波”这就是“光入半规”的前提。2. “光入”不是炒作PCIe 7.0 里光互连到底解决什么问题2.1 光互连的三种工程形态光模块、NPO、CPO光互连进入 PCIe 生态不是简单地把网线换成光线缆工程上大致有三条技术路线。第一种是可插拔光模块方案。这种方案最接近现有以太网的使用习惯在 PCIe 设备端或交换端通过一个光模块把电信号调制成光信号通过光缆传输接收端再把光信号解调回电信号。好处是技术成熟、维护方便坏处是功耗和延迟相对高因为每一端都要做一次电-光-电的转换中间必然经过 CDR 和时钟恢复。第二种是近封装光学NPO。光引擎放在交换芯片或者加速芯片的封装基板附近芯片内部 SerDes 以相对较短的路径走到光引擎尽量减少 PCB 上的高速走线长度。这种方案比可插拔光模块更接近芯片功耗和信号完整性压力明显下降是当前主要 AI 加速卡和交换芯片比较倾向的方向。第三种是共封装光学CPO。光引擎和主芯片做在同一个封装里甚至直接堆叠在一起芯片到光引擎的互连距离从“板级”压缩到“封装级”。这是距离最短、功耗效率最高的一种形态但工艺复杂度和成本也最高主要面向大规模数据中心交换机这类对带宽密度极度渴求的场景。“光入半规”里的“半规”我理解是在说光互连正在从一个“实验室特例”变成“标准生态的一部分”。以前光互连更多是网络设备的专利PCIe 只是躲在机箱内部用铜线解决问题现在 PCIe 7.0 时代光互连要进入 PCIe 的设备连接、机架互连、甚至芯片间互连这就是“半规”的分量。2.2 PCIe 链路训练LTSSM对光互连的隐性要求很多人一提到光互连第一反应是“光模块不是现成的吗拿过来用不就行了”。真这么想就会踩坑。PCIe 协议和以太网有个本质区别PCIe 的链路训练状态机LTSSM对链路建立过程有严格时序要求。PCIe 链路上电后要经过检测、轮询、配置等一连串状态互相发送训练序列TS1/TS2做位锁定、块锁定、符号锁定然后才进入 L0 正常收发状态。这个过程对延迟要求很高任何一段链路如果引入额外的延迟都可能影响整个训练过程的时序收敛。光模块和光传输天然带有延迟光电转换、时钟恢复都需要时间。设计 PCIe 光互连系统时不能简单地在中间加一个光模块了事必须保证整个电-光-电链路对协议层是“透明”的让两端芯片感知不到中间经过了一次光电转换。这还没完光链路的信号丢失检测LOS、接收光功率告警这些机制在 PCIe 生态里没有现成的管理和告警通道。做系统管理的人得自己设计状态上报路径否则线上光模块劣化时运维根本不知道是 PCIe 链路抖动还是光模块衰减。2.3 光电混合系统中的均衡策略与链路预算分配光互连进入 PCIe 链路以后端到端链路不再是“PCB 走线 连接器 铜缆”这种同质信道而是变成了“电段 光段 电段”的混合结构。每一段都有自己的均衡策略和链路预算分配起来非常容易顾此失彼。铜线段有铜线段的 CTLE、FFE、DFE光模块内部又有自己的 DSP 均衡两个部分叠加以后不能简单地认为“我做了一段好的均衡另一段随便搭一下就行”。我在实际项目里见过一个典型问题铜线段用了很强的接收均衡光模块的接收端又做了一次大幅增益提升两级均衡叠加之后低频噪声被放大端到端误码率反而比单段时更差。比较好的做法是先做端到端整体链路仿真把电-光-电全路径建模然后明确每一段各自承担多少均衡增益、多少链路损耗预算再回头逐段优化。这个流程比传统铜链路设计多了一步也是最容易被团队忽略的一步。3. 进入 PCIe 7.0 时代前必备的信号完整性设计清单3.1 用 COM 指标代替“看眼图拍脑袋”PCIe 5.0 时代很多团队还习惯通过实测眼图、看张开的程度来判断链路好坏。到了 PCIe 7.0这个思路基本走不通了。PAM4 信号有 3 个眼眼图本身就比 NRZ 复杂再加上高性能均衡器的存在接收端看到的“裸眼图”很可能是完全闭合的但这并不代表链路不可用。业界通行做法是用 COMChannel Operating Margin来评价信道质量。COM 不是简单看某一个频点的损耗而是把发射端均衡、接收端均衡、串扰、抖动、噪声、反射全部纳入一个统计模型最后算出一个统一的裕量数字。这个数字才真正反映一条信道在实际工程条件下能跑多快。我的建议是从原理图设计阶段就开始跑 COM 仿真而不是等板子回来再测。特别是 PCIe 7.0 这种速率等级一旦板子回来发现 COM 不达标修改 PCB 叠层、走线、连接器选型的工作量远超设计阶段多花几个小时的仿真时间。3.2 Retimer 还是 Redriver第一次就要选对PCIe 链路距离不够的时候工程师第一个想到的是加 Redriver 或者 Retimer。这两个东西名字像作用差很远选错代价很大。Redriver 本质是一个模拟信号放大器加上一些可编程均衡不恢复时钟不重新定时。优点是延迟极小通常在几纳秒以内、功耗低、价格便宜。缺点是它会把接收到的噪声和串扰一起放大信号质量改善有限所以适合链路预算“稍微超标一点”的场景。Retimer 则是完整的数字方案接收端做完时钟恢复和数据重定时、均衡、重新发送。它能真正把一段劣化信号“洗干净”信号完整性改善效果比 Redriver 强很多代价是延迟几十纳秒甚至上百纳秒、功耗几瓦起步、价格贵好几倍。PCIe 7.0 的高速场景下我个人的经验是如果只是板内短链路的轻微裕量不足优先尝试 Redriver只要是跨板、跨箱、串联光模块的复杂链路别纠结直接上 Retimer。RETIMER 在 PAM4 下还能承担部分信号再生责任减少端到端误码率累积这个价值远远超过它的功耗和成本。3.3 连接器、线缆与 PCB 材料的取舍经验PCIe 7.0 对材料和连接器的要求已经逼近传统 PCB 工艺的极限。PCB 板材方面普通 FR4 基本出局至少要用 Mid-loss 以上的材料。如果链路长度超过 5 英寸我建议直接考虑 Low-loss 级别比如常见的高速板材系列Df 尽量控制在 0.005 以下。另一个容易忽略的点是玻纤编织效应频率到 32 GHz 以后玻璃纤维布和树脂的介电常数差异会造成走线阻抗周期性波动影响比想象中大得多。这时候要考虑使用低扁平度玻纤布或者在叠层设计时尽量让走线避开编织窗口。过孔是另一个重灾区。高频信号经过过孔时多余的枝干stub就是一根天线反射和辐射都会恶化信号质量。PCIe 7.0 设计里凡是走高速信号的过孔强烈建议做背钻处理把多余的过孔铜柱钻掉。如果过孔数量无法避免至少要在仿真阶段把过孔模型建进去看看它对 COM 的影响有多大。连接器也一样。PCIe 7.0 时代的连接器需要支持到 32 GHz 以上的频率范围不是随便拿一个看起来像 PCIe 连接器的器件就能用。选连接器时重点看厂商提供的频域插损和回波损耗曲线别只盯着机械尺寸对不对。4. 系统层面的三个坎功耗、成本、生态时间表4.1 功耗墙光纤不一定省电但铜缆一定性价很多人对光互连有误解觉得光就是“高大上”功耗一定比铜低。真实情况是可插拔光模块的功耗通常比无源铜缆高得多尤其在线缆距离很短的时候光模块的功耗完全就是额外负担。光互连的功耗优势主要体现在长距离场景距离越长每比特每米的功耗越低总功耗才可能优于铜缆。PCIe 7.0 本身的功耗挑战同样不容忽视。PAM4 信号处理、FEC 纠错、Retimer 芯片每一层都在吞噬功耗预算。速率翻倍的同时芯片内部 SerDes 的数据通路宽度、时钟树复杂度都在增长功耗不会线性增长而是超线性增长。这就形成一个很尴尬的区间在板内几十厘米到机架内几米这个距离范围铜缆的功耗优势依然明显一旦超过几米铜缆性能撑不住必须上光但光的功耗又不理想。好在业界已经在推进下一代低功耗光电协同封装方案比如 CPO 就希望把光电转换功耗降到一个更合理的水平。只是这个时间点还比较远现阶段选型必须接受这个功耗现实。4.2 成本对比一块 Retimer 芯片和一块光模块的真实差距做系统设计离不开成本账。我把 PCIe 7.0 时代可能用到的几种互连方案放在一起对比大家可以直观感受一下量级差异方案典型距离相对成本量级延迟主要风险无源铜缆 DAC1 米以内很低极低距离受限链路裕量紧张有源铜缆 ACC/AEC1 到 3 米中等低功耗和成本高于无源铜缆可插拔光模块3 米以上高中等需要光电/电光转换故障点增加近封装光学 NPO机架级/盒式很高低中等工艺复杂供应链尚不成熟共封装光学 CPO大规模集群极高低成本高生态正在建立注意看NPO 和 CPO 的成本是“很高”到“极高”这在早期阶段会劝退很多中小规模的系统。即使是相对成熟的可插拔光模块单端口成本也比同等速率的有源铜缆高出一个数量级。所以在 PCIe 7.0 早期实际产品策略大概率是“能铜则铜非光不铜”——短的链路继续用铜只有不得不跨长距离时才用光。4.3 PCIe 7.0 产品落地时间表的靠谱判断PCIe 7.0 规范在 2022 年对外公布路线图目标是 2025 年前后完成 1.0 版本定稿。按照 PCIe 生态的一贯节奏规范定稿之后还需要 1 到 2 年才能看到芯片级产品再往后才是整机和系统级产品。所以我的判断是PCIe 7.0 的商用产品不会在 2025 年大规模出现大概率会在 2026 到 2028 年之间逐步铺开。如果你是做系统设计的现在完全可以基于公开的规范草案和芯片厂商的 roadmap 做预研但不建议在没有明确客户需求的情况下贸然启动量产级设计。先利用这个窗口期把设计方法、仿真流程、供应商渠道跑通等芯片和生态成熟的时候你正好可以直接上。5. 现在就该动手的准备给工程师和团队的五条建议5.1 尽早建立光-铜混合仿真的能力传统信号完整性工程师熟悉的是铜链路的 S 参数、时域反射、眼图测试但 PCIe 7.0 时代你大概率要面对光模块、光引擎、甚至是 CPO 封装。建议团队里有至少一两个人开始接触光学设计与仿真工具学习光眼图、光调制幅度OMA、色散代价这些概念。不需要每个人都变成光学专家但至少能读懂仿真报告、能和光学供应商对话这个能力明年会变得非常值钱。5.2 把标准文档“抠”细而不是看二手新闻PCIe 7.0 目前还在规范演进阶段网上能看到的信息很多是厂商预热稿和媒体解读深度不够甚至有些信息是错的。做工程不能靠二手信息判断链路预算。尽早注册 PCI-SIG 的会员资格去获取规范草案和配套的仿真信道文件拿回来自己建模、自己验证。我见过不少团队在设计中期才发现自己的链路预算估算方式已经过时根本原因就是没跟规范同步。5.3 提前借测设备校准团队测试方法论PCIe 7.0 的测试测量设备非常昂贵示波器需要支持 32 GHz 以上带宽误码仪要支持 PAM4 分析这些设备不是每个公司都买得起的。我的建议是提前找测试测量厂商申请样机或者开放实验室资源用真实的 7.0 测试板把测试环境跑通。实践中有个容易忽略的细节PCIe 7.0 的 PAM4 测试不仅要测误码率还要关注 FEC 前的错误分布和 FEC 后的纠错余量。有些错误在 FEC 纠错后已经不可见但余量已经很小一旦温度变化或者器件老化线上就会出现致命误码。所以测试时不要只看“BER 通过”要记录完整裕量信息。5.4 在系统架构阶段引入“连接预算工程师”传统团队里系统架构师画框图硬件工程师负责具体电路信号完整性工程师等板子画得差不多了才介入这在 PCIe 5.0 时代还能将就到 PCIe 7.0 就行不通了。因为铜退光入的决策会影响机箱怎么设计、电源怎么分配、散热怎么做、软件怎么管理链路状态。我建议在系统架构阶段就拉一个专门负责“连接预算”的工程师统一评估每条高速链路走什么媒质、需要多少重定时器、链路裕量多少、功耗多少。这个角色要在原理图设计之前就把问题暴露出来而不是等投板前才发现链路根本跑不通。5.5 别迷信标准标准只是起点最后一条建议听起来有点反直觉但非常重要PCIe 7.0 规范给的是互操作底线不是产品设计指南。规范规定的是“你至少要满足什么”但产品要上市要考虑量产一致性、长期可靠性、不同供应商器件混插的情况。实际项目里我踩过一个坑PCIe 5.0 时代有一版设计仿真时链路裕量明明满足规范最低要求但整机里插满各种品牌的不同设备后某些组合就是会偶发降速。后来排查发现规范给的是单一参考信道没有完全覆盖真实世界的串扰情况和工艺偏差。所以做 PCIe 7.0 设计一定要在规范基础上给自己留出至少 2 到 3 dB 的工程裕量这个裕量是给你应对生产波动、温度变化、连接器磨损的“保险金”。宁可前期多花成本把链路做扎实也不要后期被不可控的现场问题折磨。我个人强烈建议团队手里要有一个内部的“链路设计红线”比如规定所有高速链路评估必须以 COM 大于某个值、整体误码率余量大于多少倍、温度范围做到什么程度为基线而不是单纯满足规范。这比任何华丽的工具和方法论都更能避免量产事故。铜退光入是高速互连世界的大趋势但趋势之下做好扎实的工程验证才是让趋势真正落地的那只手。
PCIe 7.0推动铜退光入：128 GT/s时代的高速互连工程挑战
前段时间在实验室调试一条 PCIe 6.0 的无源铜缆从 2 米换到 1 米误码率才勉强压到可接受范围。当时有个年轻同事开玩笑说要是 PCIe 7 出来这线怕是只能当充电线用了。笑归笑这个场景其实已经把行业里流传的一句话解释得很清楚了——“铜退7米光入半规”。PCIe 7.0 把单通道速率推到 128 GT/sx16 通道双向带宽达到 512 GB/s代价就是铜线上的有效传输距离被极端压缩传统铜缆主导的机架内互连开始把身位让给光互连。这篇文章不打算复述发布会PPT而是站在做硬件的角度把 PCIe 7.0 背后的物理逻辑、光学介入的技术路径以及现阶段我们应该做的设计准备一条条掰开聊。1. “铜退”的物理账PCIe 7.0 的 128 GT/s 对信道做了什么1.1 从 NRZ 到 PAM4速度翻倍背后的信号代价很多不常接触高速信号设计的朋友看到 PCIe 7.0 的单通道速率数字时会觉得奇怪PCIe 5.0 是 32 GT/sPCIe 6.0 是 64 GT/s怎么到 PCIe 7.0 就是 128 GT/s这里面有个关键分水岭——从 PCIe 6.0 开始PCIe 物理层就不再是简单的 NRZ 编码而是换成了 PAM4。PAM4 的意思是每个符号携带 2 bit 信息用 4 个电平来表达 00、01、10、11。也就是说PCIe 6.0 虽然跑出了 64 GT/s 的“等效速率”实际波特率只有 32 GBaud信号本身的奈奎斯特频率还是 16 GHz和 PCIe 5.0 基本持平。到了 PCIe 7.0128 GT/s 等效速率对应 64 GBaud奈奎斯特频率直接跳到 32 GHz。问题就在这儿频率升高损耗跟着涨电平从 2 个变成 4 个信号裕量又被砍掉一大截。PAM4 在相同信噪比条件下的最小电平间隔只有 NRZ 的三分之一等价于信噪比预算硬生生少了大约 9.5 dB。换句话说PCIe 7.0 不仅跑得更快而且对信道质量的要求比 PCIe 5.0 苛刻得多这种苛刻不是线性增长是指数级恶化。1.2 损耗方程决定了“铜退”不是趋势而是物理必然铜线上传输高频信号损耗主要有两个来源。一个是导体趋肤效应损耗随着频率呈平方根关系增长这是电流在导体截面上的“拥挤效应”频率越高电流越集中在导体表面有效导电面积变小阻抗损耗变大。另一个是介质损耗和频率近似线性关系和板材的损耗角正切 Df 直接相关。PCIe 7.0 的信号跑到 32 GHz 奈奎斯特频率时介质损耗已经占据绝对主导。我给一个直观感受在常规 FR4 板材上一段 10 英寸的走线在 16 GHz 时的插入损耗就可能接近 10 dB到了 32 GHz这个数字会恶化成 20 dB 以上。再加上连接器、过孔、线缆本身的分摊整个链路的损耗预算很快就被吃光。所以“铜退”不是谁拍脑袋做出的行业判断而是传输线物理特性的必然结果。信号在铜线里能走多远取决于链路预算还能剩多少而不是线缆本身有多结实。PCIe 7.0 的链路预算之紧张已经到了“寸土寸金”的程度。1.3 “7米”这个数字我是怎么理解的先说明一点“铜退7米”并不是一个精确的工程参数没有人会拿“7米”去做产品设计。但这句话放在行业传播里是很有道理的它概括了铜互连有效传输距离的断崖式后退。根据我个人经验以及产业链上公开分享的一些测试数据无源铜缆DAC在 PCIe 5.0 时代做到 2 到 3 米比较常见到 PCIe 6.0 基本都是 1 到 1.5 米甚至更短到 PCIe 7.0 大概率会萎缩到 1 米以内。PCB 板内走线也一样PCIe 5.0 时期常见的设计目标是 10 到 15 英寸PCIe 6.0 已经缩到 6 到 8 英寸PCIe 7.0 可能只敢按 2 到 4 英寸去做。你可以把铜缆传输想象成对着长管道喊话。速率越高相当于喊的声音频率越高噪声和衰减越大到了 PCIe 7.0你吼出来的已经是高频超声波了普通铜管根本传不了几步。这时候要让信号跑更远只有一条路——把信号从“声波”换成“光波”这就是“光入半规”的前提。2. “光入”不是炒作PCIe 7.0 里光互连到底解决什么问题2.1 光互连的三种工程形态光模块、NPO、CPO光互连进入 PCIe 生态不是简单地把网线换成光线缆工程上大致有三条技术路线。第一种是可插拔光模块方案。这种方案最接近现有以太网的使用习惯在 PCIe 设备端或交换端通过一个光模块把电信号调制成光信号通过光缆传输接收端再把光信号解调回电信号。好处是技术成熟、维护方便坏处是功耗和延迟相对高因为每一端都要做一次电-光-电的转换中间必然经过 CDR 和时钟恢复。第二种是近封装光学NPO。光引擎放在交换芯片或者加速芯片的封装基板附近芯片内部 SerDes 以相对较短的路径走到光引擎尽量减少 PCB 上的高速走线长度。这种方案比可插拔光模块更接近芯片功耗和信号完整性压力明显下降是当前主要 AI 加速卡和交换芯片比较倾向的方向。第三种是共封装光学CPO。光引擎和主芯片做在同一个封装里甚至直接堆叠在一起芯片到光引擎的互连距离从“板级”压缩到“封装级”。这是距离最短、功耗效率最高的一种形态但工艺复杂度和成本也最高主要面向大规模数据中心交换机这类对带宽密度极度渴求的场景。“光入半规”里的“半规”我理解是在说光互连正在从一个“实验室特例”变成“标准生态的一部分”。以前光互连更多是网络设备的专利PCIe 只是躲在机箱内部用铜线解决问题现在 PCIe 7.0 时代光互连要进入 PCIe 的设备连接、机架互连、甚至芯片间互连这就是“半规”的分量。2.2 PCIe 链路训练LTSSM对光互连的隐性要求很多人一提到光互连第一反应是“光模块不是现成的吗拿过来用不就行了”。真这么想就会踩坑。PCIe 协议和以太网有个本质区别PCIe 的链路训练状态机LTSSM对链路建立过程有严格时序要求。PCIe 链路上电后要经过检测、轮询、配置等一连串状态互相发送训练序列TS1/TS2做位锁定、块锁定、符号锁定然后才进入 L0 正常收发状态。这个过程对延迟要求很高任何一段链路如果引入额外的延迟都可能影响整个训练过程的时序收敛。光模块和光传输天然带有延迟光电转换、时钟恢复都需要时间。设计 PCIe 光互连系统时不能简单地在中间加一个光模块了事必须保证整个电-光-电链路对协议层是“透明”的让两端芯片感知不到中间经过了一次光电转换。这还没完光链路的信号丢失检测LOS、接收光功率告警这些机制在 PCIe 生态里没有现成的管理和告警通道。做系统管理的人得自己设计状态上报路径否则线上光模块劣化时运维根本不知道是 PCIe 链路抖动还是光模块衰减。2.3 光电混合系统中的均衡策略与链路预算分配光互连进入 PCIe 链路以后端到端链路不再是“PCB 走线 连接器 铜缆”这种同质信道而是变成了“电段 光段 电段”的混合结构。每一段都有自己的均衡策略和链路预算分配起来非常容易顾此失彼。铜线段有铜线段的 CTLE、FFE、DFE光模块内部又有自己的 DSP 均衡两个部分叠加以后不能简单地认为“我做了一段好的均衡另一段随便搭一下就行”。我在实际项目里见过一个典型问题铜线段用了很强的接收均衡光模块的接收端又做了一次大幅增益提升两级均衡叠加之后低频噪声被放大端到端误码率反而比单段时更差。比较好的做法是先做端到端整体链路仿真把电-光-电全路径建模然后明确每一段各自承担多少均衡增益、多少链路损耗预算再回头逐段优化。这个流程比传统铜链路设计多了一步也是最容易被团队忽略的一步。3. 进入 PCIe 7.0 时代前必备的信号完整性设计清单3.1 用 COM 指标代替“看眼图拍脑袋”PCIe 5.0 时代很多团队还习惯通过实测眼图、看张开的程度来判断链路好坏。到了 PCIe 7.0这个思路基本走不通了。PAM4 信号有 3 个眼眼图本身就比 NRZ 复杂再加上高性能均衡器的存在接收端看到的“裸眼图”很可能是完全闭合的但这并不代表链路不可用。业界通行做法是用 COMChannel Operating Margin来评价信道质量。COM 不是简单看某一个频点的损耗而是把发射端均衡、接收端均衡、串扰、抖动、噪声、反射全部纳入一个统计模型最后算出一个统一的裕量数字。这个数字才真正反映一条信道在实际工程条件下能跑多快。我的建议是从原理图设计阶段就开始跑 COM 仿真而不是等板子回来再测。特别是 PCIe 7.0 这种速率等级一旦板子回来发现 COM 不达标修改 PCB 叠层、走线、连接器选型的工作量远超设计阶段多花几个小时的仿真时间。3.2 Retimer 还是 Redriver第一次就要选对PCIe 链路距离不够的时候工程师第一个想到的是加 Redriver 或者 Retimer。这两个东西名字像作用差很远选错代价很大。Redriver 本质是一个模拟信号放大器加上一些可编程均衡不恢复时钟不重新定时。优点是延迟极小通常在几纳秒以内、功耗低、价格便宜。缺点是它会把接收到的噪声和串扰一起放大信号质量改善有限所以适合链路预算“稍微超标一点”的场景。Retimer 则是完整的数字方案接收端做完时钟恢复和数据重定时、均衡、重新发送。它能真正把一段劣化信号“洗干净”信号完整性改善效果比 Redriver 强很多代价是延迟几十纳秒甚至上百纳秒、功耗几瓦起步、价格贵好几倍。PCIe 7.0 的高速场景下我个人的经验是如果只是板内短链路的轻微裕量不足优先尝试 Redriver只要是跨板、跨箱、串联光模块的复杂链路别纠结直接上 Retimer。RETIMER 在 PAM4 下还能承担部分信号再生责任减少端到端误码率累积这个价值远远超过它的功耗和成本。3.3 连接器、线缆与 PCB 材料的取舍经验PCIe 7.0 对材料和连接器的要求已经逼近传统 PCB 工艺的极限。PCB 板材方面普通 FR4 基本出局至少要用 Mid-loss 以上的材料。如果链路长度超过 5 英寸我建议直接考虑 Low-loss 级别比如常见的高速板材系列Df 尽量控制在 0.005 以下。另一个容易忽略的点是玻纤编织效应频率到 32 GHz 以后玻璃纤维布和树脂的介电常数差异会造成走线阻抗周期性波动影响比想象中大得多。这时候要考虑使用低扁平度玻纤布或者在叠层设计时尽量让走线避开编织窗口。过孔是另一个重灾区。高频信号经过过孔时多余的枝干stub就是一根天线反射和辐射都会恶化信号质量。PCIe 7.0 设计里凡是走高速信号的过孔强烈建议做背钻处理把多余的过孔铜柱钻掉。如果过孔数量无法避免至少要在仿真阶段把过孔模型建进去看看它对 COM 的影响有多大。连接器也一样。PCIe 7.0 时代的连接器需要支持到 32 GHz 以上的频率范围不是随便拿一个看起来像 PCIe 连接器的器件就能用。选连接器时重点看厂商提供的频域插损和回波损耗曲线别只盯着机械尺寸对不对。4. 系统层面的三个坎功耗、成本、生态时间表4.1 功耗墙光纤不一定省电但铜缆一定性价很多人对光互连有误解觉得光就是“高大上”功耗一定比铜低。真实情况是可插拔光模块的功耗通常比无源铜缆高得多尤其在线缆距离很短的时候光模块的功耗完全就是额外负担。光互连的功耗优势主要体现在长距离场景距离越长每比特每米的功耗越低总功耗才可能优于铜缆。PCIe 7.0 本身的功耗挑战同样不容忽视。PAM4 信号处理、FEC 纠错、Retimer 芯片每一层都在吞噬功耗预算。速率翻倍的同时芯片内部 SerDes 的数据通路宽度、时钟树复杂度都在增长功耗不会线性增长而是超线性增长。这就形成一个很尴尬的区间在板内几十厘米到机架内几米这个距离范围铜缆的功耗优势依然明显一旦超过几米铜缆性能撑不住必须上光但光的功耗又不理想。好在业界已经在推进下一代低功耗光电协同封装方案比如 CPO 就希望把光电转换功耗降到一个更合理的水平。只是这个时间点还比较远现阶段选型必须接受这个功耗现实。4.2 成本对比一块 Retimer 芯片和一块光模块的真实差距做系统设计离不开成本账。我把 PCIe 7.0 时代可能用到的几种互连方案放在一起对比大家可以直观感受一下量级差异方案典型距离相对成本量级延迟主要风险无源铜缆 DAC1 米以内很低极低距离受限链路裕量紧张有源铜缆 ACC/AEC1 到 3 米中等低功耗和成本高于无源铜缆可插拔光模块3 米以上高中等需要光电/电光转换故障点增加近封装光学 NPO机架级/盒式很高低中等工艺复杂供应链尚不成熟共封装光学 CPO大规模集群极高低成本高生态正在建立注意看NPO 和 CPO 的成本是“很高”到“极高”这在早期阶段会劝退很多中小规模的系统。即使是相对成熟的可插拔光模块单端口成本也比同等速率的有源铜缆高出一个数量级。所以在 PCIe 7.0 早期实际产品策略大概率是“能铜则铜非光不铜”——短的链路继续用铜只有不得不跨长距离时才用光。4.3 PCIe 7.0 产品落地时间表的靠谱判断PCIe 7.0 规范在 2022 年对外公布路线图目标是 2025 年前后完成 1.0 版本定稿。按照 PCIe 生态的一贯节奏规范定稿之后还需要 1 到 2 年才能看到芯片级产品再往后才是整机和系统级产品。所以我的判断是PCIe 7.0 的商用产品不会在 2025 年大规模出现大概率会在 2026 到 2028 年之间逐步铺开。如果你是做系统设计的现在完全可以基于公开的规范草案和芯片厂商的 roadmap 做预研但不建议在没有明确客户需求的情况下贸然启动量产级设计。先利用这个窗口期把设计方法、仿真流程、供应商渠道跑通等芯片和生态成熟的时候你正好可以直接上。5. 现在就该动手的准备给工程师和团队的五条建议5.1 尽早建立光-铜混合仿真的能力传统信号完整性工程师熟悉的是铜链路的 S 参数、时域反射、眼图测试但 PCIe 7.0 时代你大概率要面对光模块、光引擎、甚至是 CPO 封装。建议团队里有至少一两个人开始接触光学设计与仿真工具学习光眼图、光调制幅度OMA、色散代价这些概念。不需要每个人都变成光学专家但至少能读懂仿真报告、能和光学供应商对话这个能力明年会变得非常值钱。5.2 把标准文档“抠”细而不是看二手新闻PCIe 7.0 目前还在规范演进阶段网上能看到的信息很多是厂商预热稿和媒体解读深度不够甚至有些信息是错的。做工程不能靠二手信息判断链路预算。尽早注册 PCI-SIG 的会员资格去获取规范草案和配套的仿真信道文件拿回来自己建模、自己验证。我见过不少团队在设计中期才发现自己的链路预算估算方式已经过时根本原因就是没跟规范同步。5.3 提前借测设备校准团队测试方法论PCIe 7.0 的测试测量设备非常昂贵示波器需要支持 32 GHz 以上带宽误码仪要支持 PAM4 分析这些设备不是每个公司都买得起的。我的建议是提前找测试测量厂商申请样机或者开放实验室资源用真实的 7.0 测试板把测试环境跑通。实践中有个容易忽略的细节PCIe 7.0 的 PAM4 测试不仅要测误码率还要关注 FEC 前的错误分布和 FEC 后的纠错余量。有些错误在 FEC 纠错后已经不可见但余量已经很小一旦温度变化或者器件老化线上就会出现致命误码。所以测试时不要只看“BER 通过”要记录完整裕量信息。5.4 在系统架构阶段引入“连接预算工程师”传统团队里系统架构师画框图硬件工程师负责具体电路信号完整性工程师等板子画得差不多了才介入这在 PCIe 5.0 时代还能将就到 PCIe 7.0 就行不通了。因为铜退光入的决策会影响机箱怎么设计、电源怎么分配、散热怎么做、软件怎么管理链路状态。我建议在系统架构阶段就拉一个专门负责“连接预算”的工程师统一评估每条高速链路走什么媒质、需要多少重定时器、链路裕量多少、功耗多少。这个角色要在原理图设计之前就把问题暴露出来而不是等投板前才发现链路根本跑不通。5.5 别迷信标准标准只是起点最后一条建议听起来有点反直觉但非常重要PCIe 7.0 规范给的是互操作底线不是产品设计指南。规范规定的是“你至少要满足什么”但产品要上市要考虑量产一致性、长期可靠性、不同供应商器件混插的情况。实际项目里我踩过一个坑PCIe 5.0 时代有一版设计仿真时链路裕量明明满足规范最低要求但整机里插满各种品牌的不同设备后某些组合就是会偶发降速。后来排查发现规范给的是单一参考信道没有完全覆盖真实世界的串扰情况和工艺偏差。所以做 PCIe 7.0 设计一定要在规范基础上给自己留出至少 2 到 3 dB 的工程裕量这个裕量是给你应对生产波动、温度变化、连接器磨损的“保险金”。宁可前期多花成本把链路做扎实也不要后期被不可控的现场问题折磨。我个人强烈建议团队手里要有一个内部的“链路设计红线”比如规定所有高速链路评估必须以 COM 大于某个值、整体误码率余量大于多少倍、温度范围做到什么程度为基线而不是单纯满足规范。这比任何华丽的工具和方法论都更能避免量产事故。铜退光入是高速互连世界的大趋势但趋势之下做好扎实的工程验证才是让趋势真正落地的那只手。
