我手里这块安路EG4S20开发板前前后后折腾了小两周从装环境到跑通第一个正经点的例程中间踩了不少坑也理顺了不少以前囫囵吞枣的东西。今天这篇就把“学习记录1”整理出来主要围绕安路FPGA的开发环境、基础工程流程和几个高频踩坑点展开适合刚入手EG4S20、或者正准备从Xilinx/Intel平台转到国产FPGA的朋友参考。先说结论安路EG4S20这块板子核心器件是EG4S20BG256属于安路“小蜜蜂”系列20K级逻辑单元的量级片上资源对标的是Xilinx Spartan-6这类老一代入门器件但价格和供货在当前环境下确实香。配套的集成开发环境叫TDTang Dynasty界面和操作逻辑跟Vivado/ISE长得不太一样但核心思路是通的建工程、写RTL、约束管脚、综合布局布线、生成比特流、下载。这篇文章会把完整流程拆开揉碎讲包括TD软件装完以后第一眼要设置什么、工程文件结构怎么组织、LED流水灯从代码到上板的完整路径、以及我实际用逻辑分析仪抓信号时发现的时序问题。最后会附上几类常见报错的排查思路基本都是文档里不会写明、但实操一定会碰到的问题。1. 开发板与器件选型思路拆解1.1 EG4S20在安路产品线里的定位安路的FPGA产品线目前主力是“小蜜蜂”系列ELF、EG和“晨曦”系列PH1A、PH1E等。EG4S20属于小蜜蜂EG4家族里的中低端型号S后缀一般是芯片封装或速度等级的标识。这颗料的基本盘是约20K查找表规模、内置块RAM大概几十KB级别、支持DDR3硬核控制器部分封装支持、还有LVDS、MIPI D-PHY这类接口资源。这块开发板最大的意义是提供了一个“不那么贵”的国产FPGA实操载体。相比动辄两三千的Xilinx Artix-7小板子EG4S20开发板通常在几百元区间用来入门FPGA、做接口协议验证、写写图像处理算法原型性价比很高。选型角度多说一句如果你只是想把FPGA跑起来点个灯那EG4S20是杀鸡用牛刀但如果你是冲着“用国产工具链完整走一遍前后端流程”去的这颗料加TD这套工具坑虽然多但都是能学到东西的坑。1.2 板载资源与核心参数速览拿到板子以后我先对着原理图和丝印理了一遍资源这对后面写约束特别重要。EG4S20开发板常见的板载资源有资源类别型号/规格说明FPGA主控EG4S20BG25620K LUT级别BGA256封装时钟源50MHz有源晶振通常接到全局时钟引脚具体看原理图网络名按键2~4个独立按键低电平有效居多注意看原理图上拉/下拉LED4~8个LED高电平点亮还是低电平点亮必须看原理图UART桥接CH340等USB转串口芯片用于串口调试下载通常用JTAG下载器板载JTAG或外接下载器安路TD支持国产下载器也可用FT2232等核心参数里时钟引脚和复位引脚这两个是必须优先确认的。我在第一次写约束时就因为想当然按Xilinx的习惯猜了一个时钟引脚编号结果综合能过、布局报错排查了半天才发现是引脚分配和原理图对不上。所以新板子到手第一件事永远是打开原理图把时钟、复位、LED、按键、串口的网络名和引脚号整理成一张表再开始写代码。2. 开发环境TD的搭建与工程结构解析2.1 TD软件安装与License配置安路的集成开发环境叫TD全称Tang Dynasty目前较新的版本是TD 5.0.x系列。官方网站能直接下载Windows版本Linux版本也有但需要申请。安装过程本身不复杂下一步下一步就行但有两个细节需要注意。第一安装路径尽量不要带中文和空格否则后面综合布局布线阶段偶尔会出奇怪的文件访问报错。第二License文件需要放到指定目录。我第一次安装后打开TD新建工程一切正常但一跑综合就弹“license check failed”后来发现是环境变量TD_LICENSE_PATH没设置或者License文件没有放到C盘用户目录下的.td_license文件夹里。打开TD以后的第一眼界面布局跟Vivado的“左边向导栏中间主窗口下方日志”结构很像左侧有Project、Flow、Process三个常用面板。Process面板是核心综合Synthesis、布局布线Place Route、生成比特流Generate Bitstream、下载Programmer几个按钮一目了然。整体学习成本不算高但前提是你对FPGA开发流程本身有概念。2.2 工程目录组织与文件类型说明TD新建工程时会自动生成一个工程文件夹里面包含 .td 工程文件、.src 源码文件夹、.con 约束文件夹、.gen 生成文件目录等。我建议你自己再额外建立一个rtl、sim、doc三个子目录把源码、仿真文件、笔记分开。工程里最重要的文件类型有几种文件类型扩展名作用工程文件.td保存工程配置、文件列表、器件型号Verilog源码.vRTL设计文件约束文件.adc安路的引脚/时序约束文件类似Xilinx的XDC比特流文件.bit / .fs综合布局布线后生成用于下载仿真文件.v / .svTestbench文件跑仿真用安路的约束文件后缀是 .adc格式跟XDC不太一样但逻辑一致。引脚约束用IO_LOC和IO_PORT这类关键字具体语法在TD自带的模板里能找到。写约束前建议先新建约束文件然后在编辑器里右键“Insert Template”让工具自动生成引脚约束模板再对照原理图挨个填引脚号。3. 第一个工程全流程实操LED流水灯3.1 RTL代码设计计数器与分频学习FPGA第一个例程最经典的还是LED流水灯。这个例程虽然简单但麻雀虽小五脏俱全涉及时钟、复位、计数器、组合逻辑、寄存器输出还能顺便演示分频概念。我写的初始版本是这样module led_flow ( input wire clk, input wire rst_n, output reg [3:0] led ); reg [31:0] counter; always (posedge clk or negedge rst_n) begin if (!rst_n) counter 32d0; else counter counter 1b1; end always (posedge clk or negedge rst_n) begin if (!rst_n) led 4b0001; else if (counter 32d24_999_999) begin counter 32d0; led {led[2:0], led[3]}; end end endmodule这个代码的逻辑是50MHz时钟下计数器从0加到24999999也就是每0.5秒翻转一次LED状态。这里要说明一下我在第二个always块里把计数器清零实际上存在一个隐患同一个寄存器在两个always块里赋值虽然这段代码有时候能工作但绝不是好的风格。踩过一次坑之后我的建议是计数器变量只在专门的计数模块里统一清零流水灯移位逻辑只负责读取计数器的某个位比如led led 1或移位操作两者解耦可读性和可综合性都更好。后面我改成了更干净的写法reg [24:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 25d0; else cnt cnt 1b1; end always (posedge clk or negedge rst_n) begin if (!rst_n) led 4b0001; else if (cnt 25d24_999_999) begin led {led[2:0], led[3]}; end end第二版里进位归零只是计数器的自然回绕少了同时操作两个信号的别扭感综合后的LUT用量也更低。你写代码的时候可以体会一下这种细节差别这就是“能综合”和“综合得好”的区别。3.2 引脚约束的完整写法与避坑说明写完RTL下一步就是新建 .adc 约束文件。以我手头这块板子为例你的板子可能引脚不同务必以板子原理图为准核心约束内容如下IO_LOC clk P11; IO_PORT clk IO_TYPELVCMOS33; IO_LOC rst_n P14; IO_PORT rst_n IO_TYPELVCMOS33 PULL_MODEUP; IO_LOC led[0] P30; IO_LOC led[1] P31; IO_LOC led[2] P32; IO_LOC led[3] P33; IO_PORT led[0] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[1] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[2] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[3] IO_TYPELVCMOS33 DRIVE8;这里有几个关键细节。第一IO_TYPE必须和板载电平匹配绝大多数开发板的FPGA IO都是3.3V电平所以用LVCMOS33如果你的板子有1.8V或2.5V的bank那引脚约束要对应修改否则下载后信号电压不匹配外设根本驱动不起来。第二PULL_MODE是指内部上下拉按键如果没有外部上拉电阻可以在这里启用内部上拉但更可靠的做法还是外部上拉。写完约束后在TD里先跑Synthesis再跑Place Route最后Generate Bitstream。每一步都能在Process面板看到进度和错误信息。第一次跑PR时如果报“IO assignment conflicts”基本就是约束文件里引脚号重复、或者引脚被占用比如某些引脚是专用时钟引脚或配置引脚。3.3 下载配置与固化实验比特流生成后点Programmer选择对应的下载器如果TD识别不到下载器多半是驱动没装好。安路官方下载器的驱动在TD安装目录的driver文件夹里能找到装完后设备管理器会识别为一个串行设备或JTAG设备。下载模式一般有SRAM模式和Flash模式。SRAM模式就是临时下载断电即失适合调试Flash模式是把比特流固化到SPI Flash里上电自动加载适合最终部署。固化的操作在TD里是“Download - Mode 选 Flash”它会先把比特流文件转换成烧写格式再写入板载Flash。这里有个时序坑如果板子上的Flash型号和TD默认的不一致烧写虽然报成功但上电加载失败。遇到这情况在Programmer设置里手动选择Flash型号即可。4. 进阶摸索UART回环与在线逻辑分析4.1 串口回环实验的层次划分流水灯跑通以后我接着做了UART回环实验开发板通过CH340连接电脑FPGA接收串口数据再把收到的数据原样发送回去。电脑发“hello”终端会显示“hello”。这个实验的意义在于它是一个真正的对外通信协议牵扯到波特率生成、接收/发送状态机、跨时钟域处理等FPGA里的核心概念。先看波特率生成部分。板载50MHz时钟如果要生成115200bps的波特率需要计数器的分频系数是50_000_000 / 115200 ≈ 434。但这里有个精度问题434是个整数实际波特率是50_000_000 / 434 ≈ 115207和理论值偏差不到0.01%一般串口通信完全没问题。具体实现时接收端以16倍波特率采样也就是50_000_000 / 115200 / 16 ≈ 27个时钟采样一次可以有效避开数据位的边沿抖动这是传统UART接收的标准做法。4.2 状态机设计要点接收、发送与FIFO的选择UART接收模块的状态机经典三段式是idle - start - data - stop。起始位检测是拉低电平数据位按LSB first依次采样8位停止位恢复高电平。这里最容易出错的地方是采样点位置如果正好在数据跳变沿采样偶尔会采到错误电平。解决方法是16倍过采样在每一位的中间时刻采样。发送模块的状态机相对简单只要把待发送数据按波特率逐位移出即可。这里要注意发送模块启动瞬间如果数据线不是高电平空闲态接收端会误判为起始位。所以初始化时tx线必须拉高这是新手最容易忽略的。至于FIFO对于回环实验其实用不上直接收一个字节发一个字节就够了。但如果你后面做更复杂的协议处理比如收一整帧再做校验那就需要在接收端加一个异步FIFO跨时钟域缓存数据。EG4S20内部的块RAM可以直接例化成FIFO IP核TD里面自带IP生成工具支持FIFO、RAM、PLL等常用IP。4.3 用内置逻辑分析仪抓内部信号FPGA调试过程中最痛苦的就是“代码仿真没问题上板就异常”。UART回环我就遇到了电脑串口助手发数据收不到任何回显。由于这个实验只涉及FPGA和CH340理论上链路很短为了定位问题我用了TD内置的逻辑分析仪功能。在TD中嵌入逻辑分析仪需要几步先在设计里例化一个调试核类似Xilinx的ILA设置要抓取的信号和触发条件然后综合布局布线下载比特流最后在TD的Logic Analyzer界面设置触发运行抓取。我用它抓了uart_rx、rx_data、uart_tx这几个关键信号结果发现接收模块的uart_rx信号根本没有检测到下降沿而电脑端明明显示发送成功。再进一步查发现CH340和FPGA之间的连接跳线帽没插紧TTL电平根本没有进FPGA。这是一个非常愚蠢但非常常见的低级错误如果没有逻辑分析仪单靠肉眼排查可能要折腾一下午。经验就是FPGA上板调试第一优先级不是怀疑代码而是确认硬件连接。电压、地线、跳线帽、串口交叉线TX接RX这些都是极高频的问题源。5. 常见问题医嘱与避坑经验参考5.1 TD软件与工程操作类问题问题现象可能原因解决办法综合报“license check failed”License未安装或环境变量未配置检查TD安装目录下的license配置重新导入双击工程文件打不开工程路径含中文或空格把工程移到纯英文路径下重新打开综合通过但PR报错约束文件语法错误用约束模板重写引脚分配逐行检查引脚号生成比特流时内存溢出器件选错或工程过于复杂确认器件型号是EG4S20BG256清理gen目录重跑Programmer识别不到下载器驱动未安装或下载器损坏安装TD目录下的USB驱动换根数据线测试5.2 硬件调试与上电异常类问题问题现象可能原因解决办法下载成功后FPGA不运行没有复位信号或时钟没起振检查复位按键电平用示波器/万用表测晶振输出LED亮度异常暗IO_TYPE或DRIVE设置不对检查电平标准调大DRIVE等级串口回显乱码波特率不匹配或CH340驱动异常核对分频系数重装CH340驱动固化后上电不加载Flash型号不匹配或配置引脚被占用手动选择Flash型号检查配置引脚约束板子发烫电源短路或IO短路断电检查电源电路用万用表测各bank电压5.3 独家避坑心得几条实际操作中总结的经验。第一TD的综合速度比Vivado快不少但这是以优化效果为代价的同一个设计在TD上跑出来的最高频率通常比Vivado低一些所以如果你的设计接近时序极限多留余量不要卡着TS约束走。第二TD的时序约束语法跟XDC不同创建时钟用create_clock -name clk -period 20 [get_ports {clk}]这类方式语法差异不大但和Vivado的写法不完全一样网上互相抄的时候容易混。第三EG4S20的LVDS是支持硬核的但做LVDS收发时引脚分配不是随意来的必须查数据手册里LVDS对P/N pair的映射表。第四安路的IP核生成工具里PLL的配置建议优先选“integer mode”而非“fractional mode”因为小数分频在部分批次芯片上有输出抖动偏大的问题。6. 后续学习路线建议EG4S20这个平台跑完流水灯和UART回环其实才刚刚摸到FPGA的门。你后续可以按这几个方向往下走一是做DDR3读写测试EG4S20的硬核DDR控制器写起来跟软核完全不是一个体验涉及初始化、读写时序、突发长度等概念非常值得花时间二是做图像采集显示链路用OV5640摄像头HDMI或MIPI输出这个方向能覆盖从接口协议到图像算法一整条链路三是试着把TD里做的设计移植到更高端的安路PH1A系列感受国产FPGA工具链在不同器件上的差异。学习FPGA这件事一定不要只停留在仿真层面上板、抓波形、用逻辑分析仪解决问题这才是真正涨经验的过程。安路EG4S20这块板子的生态虽然比不上Xilinx那么成熟但胜在便宜、资料逐步增多、工具链也在快速迭代作为入门和国产化替代验证平台完全够用。我这块板子目前已经跑过流水灯、UART回环、PLL输出测试下一步正计划调DDR3。这篇“学习记录1”先写到这里等DDR3和图像链路跑通再整理“学习记录2”。如果你也正在折腾安路FPGA欢迎多交流踩坑经验互通有无。
安路EG4S20 FPGA开发板入门：环境搭建与实战避坑指南
我手里这块安路EG4S20开发板前前后后折腾了小两周从装环境到跑通第一个正经点的例程中间踩了不少坑也理顺了不少以前囫囵吞枣的东西。今天这篇就把“学习记录1”整理出来主要围绕安路FPGA的开发环境、基础工程流程和几个高频踩坑点展开适合刚入手EG4S20、或者正准备从Xilinx/Intel平台转到国产FPGA的朋友参考。先说结论安路EG4S20这块板子核心器件是EG4S20BG256属于安路“小蜜蜂”系列20K级逻辑单元的量级片上资源对标的是Xilinx Spartan-6这类老一代入门器件但价格和供货在当前环境下确实香。配套的集成开发环境叫TDTang Dynasty界面和操作逻辑跟Vivado/ISE长得不太一样但核心思路是通的建工程、写RTL、约束管脚、综合布局布线、生成比特流、下载。这篇文章会把完整流程拆开揉碎讲包括TD软件装完以后第一眼要设置什么、工程文件结构怎么组织、LED流水灯从代码到上板的完整路径、以及我实际用逻辑分析仪抓信号时发现的时序问题。最后会附上几类常见报错的排查思路基本都是文档里不会写明、但实操一定会碰到的问题。1. 开发板与器件选型思路拆解1.1 EG4S20在安路产品线里的定位安路的FPGA产品线目前主力是“小蜜蜂”系列ELF、EG和“晨曦”系列PH1A、PH1E等。EG4S20属于小蜜蜂EG4家族里的中低端型号S后缀一般是芯片封装或速度等级的标识。这颗料的基本盘是约20K查找表规模、内置块RAM大概几十KB级别、支持DDR3硬核控制器部分封装支持、还有LVDS、MIPI D-PHY这类接口资源。这块开发板最大的意义是提供了一个“不那么贵”的国产FPGA实操载体。相比动辄两三千的Xilinx Artix-7小板子EG4S20开发板通常在几百元区间用来入门FPGA、做接口协议验证、写写图像处理算法原型性价比很高。选型角度多说一句如果你只是想把FPGA跑起来点个灯那EG4S20是杀鸡用牛刀但如果你是冲着“用国产工具链完整走一遍前后端流程”去的这颗料加TD这套工具坑虽然多但都是能学到东西的坑。1.2 板载资源与核心参数速览拿到板子以后我先对着原理图和丝印理了一遍资源这对后面写约束特别重要。EG4S20开发板常见的板载资源有资源类别型号/规格说明FPGA主控EG4S20BG25620K LUT级别BGA256封装时钟源50MHz有源晶振通常接到全局时钟引脚具体看原理图网络名按键2~4个独立按键低电平有效居多注意看原理图上拉/下拉LED4~8个LED高电平点亮还是低电平点亮必须看原理图UART桥接CH340等USB转串口芯片用于串口调试下载通常用JTAG下载器板载JTAG或外接下载器安路TD支持国产下载器也可用FT2232等核心参数里时钟引脚和复位引脚这两个是必须优先确认的。我在第一次写约束时就因为想当然按Xilinx的习惯猜了一个时钟引脚编号结果综合能过、布局报错排查了半天才发现是引脚分配和原理图对不上。所以新板子到手第一件事永远是打开原理图把时钟、复位、LED、按键、串口的网络名和引脚号整理成一张表再开始写代码。2. 开发环境TD的搭建与工程结构解析2.1 TD软件安装与License配置安路的集成开发环境叫TD全称Tang Dynasty目前较新的版本是TD 5.0.x系列。官方网站能直接下载Windows版本Linux版本也有但需要申请。安装过程本身不复杂下一步下一步就行但有两个细节需要注意。第一安装路径尽量不要带中文和空格否则后面综合布局布线阶段偶尔会出奇怪的文件访问报错。第二License文件需要放到指定目录。我第一次安装后打开TD新建工程一切正常但一跑综合就弹“license check failed”后来发现是环境变量TD_LICENSE_PATH没设置或者License文件没有放到C盘用户目录下的.td_license文件夹里。打开TD以后的第一眼界面布局跟Vivado的“左边向导栏中间主窗口下方日志”结构很像左侧有Project、Flow、Process三个常用面板。Process面板是核心综合Synthesis、布局布线Place Route、生成比特流Generate Bitstream、下载Programmer几个按钮一目了然。整体学习成本不算高但前提是你对FPGA开发流程本身有概念。2.2 工程目录组织与文件类型说明TD新建工程时会自动生成一个工程文件夹里面包含 .td 工程文件、.src 源码文件夹、.con 约束文件夹、.gen 生成文件目录等。我建议你自己再额外建立一个rtl、sim、doc三个子目录把源码、仿真文件、笔记分开。工程里最重要的文件类型有几种文件类型扩展名作用工程文件.td保存工程配置、文件列表、器件型号Verilog源码.vRTL设计文件约束文件.adc安路的引脚/时序约束文件类似Xilinx的XDC比特流文件.bit / .fs综合布局布线后生成用于下载仿真文件.v / .svTestbench文件跑仿真用安路的约束文件后缀是 .adc格式跟XDC不太一样但逻辑一致。引脚约束用IO_LOC和IO_PORT这类关键字具体语法在TD自带的模板里能找到。写约束前建议先新建约束文件然后在编辑器里右键“Insert Template”让工具自动生成引脚约束模板再对照原理图挨个填引脚号。3. 第一个工程全流程实操LED流水灯3.1 RTL代码设计计数器与分频学习FPGA第一个例程最经典的还是LED流水灯。这个例程虽然简单但麻雀虽小五脏俱全涉及时钟、复位、计数器、组合逻辑、寄存器输出还能顺便演示分频概念。我写的初始版本是这样module led_flow ( input wire clk, input wire rst_n, output reg [3:0] led ); reg [31:0] counter; always (posedge clk or negedge rst_n) begin if (!rst_n) counter 32d0; else counter counter 1b1; end always (posedge clk or negedge rst_n) begin if (!rst_n) led 4b0001; else if (counter 32d24_999_999) begin counter 32d0; led {led[2:0], led[3]}; end end endmodule这个代码的逻辑是50MHz时钟下计数器从0加到24999999也就是每0.5秒翻转一次LED状态。这里要说明一下我在第二个always块里把计数器清零实际上存在一个隐患同一个寄存器在两个always块里赋值虽然这段代码有时候能工作但绝不是好的风格。踩过一次坑之后我的建议是计数器变量只在专门的计数模块里统一清零流水灯移位逻辑只负责读取计数器的某个位比如led led 1或移位操作两者解耦可读性和可综合性都更好。后面我改成了更干净的写法reg [24:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 25d0; else cnt cnt 1b1; end always (posedge clk or negedge rst_n) begin if (!rst_n) led 4b0001; else if (cnt 25d24_999_999) begin led {led[2:0], led[3]}; end end第二版里进位归零只是计数器的自然回绕少了同时操作两个信号的别扭感综合后的LUT用量也更低。你写代码的时候可以体会一下这种细节差别这就是“能综合”和“综合得好”的区别。3.2 引脚约束的完整写法与避坑说明写完RTL下一步就是新建 .adc 约束文件。以我手头这块板子为例你的板子可能引脚不同务必以板子原理图为准核心约束内容如下IO_LOC clk P11; IO_PORT clk IO_TYPELVCMOS33; IO_LOC rst_n P14; IO_PORT rst_n IO_TYPELVCMOS33 PULL_MODEUP; IO_LOC led[0] P30; IO_LOC led[1] P31; IO_LOC led[2] P32; IO_LOC led[3] P33; IO_PORT led[0] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[1] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[2] IO_TYPELVCMOS33 DRIVE8; IO_PORT led[3] IO_TYPELVCMOS33 DRIVE8;这里有几个关键细节。第一IO_TYPE必须和板载电平匹配绝大多数开发板的FPGA IO都是3.3V电平所以用LVCMOS33如果你的板子有1.8V或2.5V的bank那引脚约束要对应修改否则下载后信号电压不匹配外设根本驱动不起来。第二PULL_MODE是指内部上下拉按键如果没有外部上拉电阻可以在这里启用内部上拉但更可靠的做法还是外部上拉。写完约束后在TD里先跑Synthesis再跑Place Route最后Generate Bitstream。每一步都能在Process面板看到进度和错误信息。第一次跑PR时如果报“IO assignment conflicts”基本就是约束文件里引脚号重复、或者引脚被占用比如某些引脚是专用时钟引脚或配置引脚。3.3 下载配置与固化实验比特流生成后点Programmer选择对应的下载器如果TD识别不到下载器多半是驱动没装好。安路官方下载器的驱动在TD安装目录的driver文件夹里能找到装完后设备管理器会识别为一个串行设备或JTAG设备。下载模式一般有SRAM模式和Flash模式。SRAM模式就是临时下载断电即失适合调试Flash模式是把比特流固化到SPI Flash里上电自动加载适合最终部署。固化的操作在TD里是“Download - Mode 选 Flash”它会先把比特流文件转换成烧写格式再写入板载Flash。这里有个时序坑如果板子上的Flash型号和TD默认的不一致烧写虽然报成功但上电加载失败。遇到这情况在Programmer设置里手动选择Flash型号即可。4. 进阶摸索UART回环与在线逻辑分析4.1 串口回环实验的层次划分流水灯跑通以后我接着做了UART回环实验开发板通过CH340连接电脑FPGA接收串口数据再把收到的数据原样发送回去。电脑发“hello”终端会显示“hello”。这个实验的意义在于它是一个真正的对外通信协议牵扯到波特率生成、接收/发送状态机、跨时钟域处理等FPGA里的核心概念。先看波特率生成部分。板载50MHz时钟如果要生成115200bps的波特率需要计数器的分频系数是50_000_000 / 115200 ≈ 434。但这里有个精度问题434是个整数实际波特率是50_000_000 / 434 ≈ 115207和理论值偏差不到0.01%一般串口通信完全没问题。具体实现时接收端以16倍波特率采样也就是50_000_000 / 115200 / 16 ≈ 27个时钟采样一次可以有效避开数据位的边沿抖动这是传统UART接收的标准做法。4.2 状态机设计要点接收、发送与FIFO的选择UART接收模块的状态机经典三段式是idle - start - data - stop。起始位检测是拉低电平数据位按LSB first依次采样8位停止位恢复高电平。这里最容易出错的地方是采样点位置如果正好在数据跳变沿采样偶尔会采到错误电平。解决方法是16倍过采样在每一位的中间时刻采样。发送模块的状态机相对简单只要把待发送数据按波特率逐位移出即可。这里要注意发送模块启动瞬间如果数据线不是高电平空闲态接收端会误判为起始位。所以初始化时tx线必须拉高这是新手最容易忽略的。至于FIFO对于回环实验其实用不上直接收一个字节发一个字节就够了。但如果你后面做更复杂的协议处理比如收一整帧再做校验那就需要在接收端加一个异步FIFO跨时钟域缓存数据。EG4S20内部的块RAM可以直接例化成FIFO IP核TD里面自带IP生成工具支持FIFO、RAM、PLL等常用IP。4.3 用内置逻辑分析仪抓内部信号FPGA调试过程中最痛苦的就是“代码仿真没问题上板就异常”。UART回环我就遇到了电脑串口助手发数据收不到任何回显。由于这个实验只涉及FPGA和CH340理论上链路很短为了定位问题我用了TD内置的逻辑分析仪功能。在TD中嵌入逻辑分析仪需要几步先在设计里例化一个调试核类似Xilinx的ILA设置要抓取的信号和触发条件然后综合布局布线下载比特流最后在TD的Logic Analyzer界面设置触发运行抓取。我用它抓了uart_rx、rx_data、uart_tx这几个关键信号结果发现接收模块的uart_rx信号根本没有检测到下降沿而电脑端明明显示发送成功。再进一步查发现CH340和FPGA之间的连接跳线帽没插紧TTL电平根本没有进FPGA。这是一个非常愚蠢但非常常见的低级错误如果没有逻辑分析仪单靠肉眼排查可能要折腾一下午。经验就是FPGA上板调试第一优先级不是怀疑代码而是确认硬件连接。电压、地线、跳线帽、串口交叉线TX接RX这些都是极高频的问题源。5. 常见问题医嘱与避坑经验参考5.1 TD软件与工程操作类问题问题现象可能原因解决办法综合报“license check failed”License未安装或环境变量未配置检查TD安装目录下的license配置重新导入双击工程文件打不开工程路径含中文或空格把工程移到纯英文路径下重新打开综合通过但PR报错约束文件语法错误用约束模板重写引脚分配逐行检查引脚号生成比特流时内存溢出器件选错或工程过于复杂确认器件型号是EG4S20BG256清理gen目录重跑Programmer识别不到下载器驱动未安装或下载器损坏安装TD目录下的USB驱动换根数据线测试5.2 硬件调试与上电异常类问题问题现象可能原因解决办法下载成功后FPGA不运行没有复位信号或时钟没起振检查复位按键电平用示波器/万用表测晶振输出LED亮度异常暗IO_TYPE或DRIVE设置不对检查电平标准调大DRIVE等级串口回显乱码波特率不匹配或CH340驱动异常核对分频系数重装CH340驱动固化后上电不加载Flash型号不匹配或配置引脚被占用手动选择Flash型号检查配置引脚约束板子发烫电源短路或IO短路断电检查电源电路用万用表测各bank电压5.3 独家避坑心得几条实际操作中总结的经验。第一TD的综合速度比Vivado快不少但这是以优化效果为代价的同一个设计在TD上跑出来的最高频率通常比Vivado低一些所以如果你的设计接近时序极限多留余量不要卡着TS约束走。第二TD的时序约束语法跟XDC不同创建时钟用create_clock -name clk -period 20 [get_ports {clk}]这类方式语法差异不大但和Vivado的写法不完全一样网上互相抄的时候容易混。第三EG4S20的LVDS是支持硬核的但做LVDS收发时引脚分配不是随意来的必须查数据手册里LVDS对P/N pair的映射表。第四安路的IP核生成工具里PLL的配置建议优先选“integer mode”而非“fractional mode”因为小数分频在部分批次芯片上有输出抖动偏大的问题。6. 后续学习路线建议EG4S20这个平台跑完流水灯和UART回环其实才刚刚摸到FPGA的门。你后续可以按这几个方向往下走一是做DDR3读写测试EG4S20的硬核DDR控制器写起来跟软核完全不是一个体验涉及初始化、读写时序、突发长度等概念非常值得花时间二是做图像采集显示链路用OV5640摄像头HDMI或MIPI输出这个方向能覆盖从接口协议到图像算法一整条链路三是试着把TD里做的设计移植到更高端的安路PH1A系列感受国产FPGA工具链在不同器件上的差异。学习FPGA这件事一定不要只停留在仿真层面上板、抓波形、用逻辑分析仪解决问题这才是真正涨经验的过程。安路EG4S20这块板子的生态虽然比不上Xilinx那么成熟但胜在便宜、资料逐步增多、工具链也在快速迭代作为入门和国产化替代验证平台完全够用。我这块板子目前已经跑过流水灯、UART回环、PLL输出测试下一步正计划调DDR3。这篇“学习记录1”先写到这里等DDR3和图像链路跑通再整理“学习记录2”。如果你也正在折腾安路FPGA欢迎多交流踩坑经验互通有无。
