1. 背景与核心概念1.1 为什么 FPGA 需要“配置”FPGAField Programmable Gate Array现场可编程门阵列与 CPU、MCU 最大的区别在于CPU 执行存储在 Flash 中的指令而 FPGA 的逻辑功能是由内部可配置逻辑单元CLB、可编程互联资源和 Block RAM 等硬件资源共同决定的这些资源的连接关系由 SRAM 型查找表LUT存储。也就是说FPGA 内部并没有“程序”只有一片用于描述硬件电路连接的“配置数据流”。SRAM 工艺的 FPGA如 Xilinx 7 系列、UltraScale 系列Intel Cyclone 系列有一个共同特性掉电后配置数据全部丢失。因此每次上电时FPGA 必须从外部存储器如 SPI Flash、BPI Flash、SD 卡或外部控制器如 MCU、CPU、CPLD重新加载配置数据。这个过程就叫“配置”或“加载”。很多初学者会混淆“配置”和“编程”这两个概念编程Programming通常指用 Vivado / Quartus 生成比特流bitstream的过程也就是把 HDL 综合、布局布线后生成 FPGA 可识别的配置文件。配置Configuration指将已经生成的比特流文件写入 FPGA 内部 SRAM 的过程。本文围绕“配置”这个环节展开系统梳理 FPGA 常见的配置方式、配置流程、文件格式以及工程中容易踩的坑。1.2 配置方式解决什么问题配置方式决定了三个核心问题上电后从哪里加载数据是 FPGA 主动从 Flash 读取还是由外部控制器把数据“推”给 FPGA。加载速度是否满足需求有些场景要求 FPGA 在上电后几十毫秒内完成配置有些场景则可以容忍几百毫秒。是否支持在线升级和远程升级如果产品已经部署到现场能否通过串口、网口或 PCIe 更新 FPGA 逻辑直接决定了产品的维护成本。1.3 常见应用场景不同配置方式在不同场景下各有优势应用场景推荐的配置方式原因实验室调试、原型验证JTAG调试方便下载速度快工业控制、批量生产上电启动主动 SPI 或被动 SPIFlash 成本低上电自动加载高速采集板卡PCIe 采集卡被动并行 / SelectMAP加载速度快可由 CPU 控制Zynq 平台通过 PS 端 PCAP 配置支持动态加载和远程更新需要远程升级的产品SPI Flash 串口/网口升级支持现场升级无需拆机2. 环境准备与版本说明2.1 开发环境配置 FPGA 需要两类工具FPGA 厂商 IDE负责生成比特流文件。本文示例以 Xilinx Vivado 为主Intel Quartus 的操作思路类似。第三方工具用于生成 Flash 烧写文件如 MCS、BIN、通过 MCU 下发配置数据等。版本方面Vivado 2019.1 之后的版本在配置界面和命令上差异不大但部分 Tcl 命令可能略有变化。如果你的项目使用的是不同版本的 Vivado遇到命令不一致时可以直接在 Vivado Tcl Console 中输入help 命令名查看帮助。2.2 硬件平台不同的配置方式对硬件有不同要求JTAG需要下载器如 Xilinx Platform Cable USB II、Digilent JTAG-HS3和 JTAG 排针。主动 SPI需要 SPI NOR Flash如 Winbond W25Q128、Spansion S25FL256以及正确的 FPGA 配置引脚连接。被动 SPI从 SPIFPGA 作为 SPI 从设备外部 MCU 作为 SPI 主机。SelectMAP / 从并行需要 FPGA 与 MCU/CPU 之间连接并行数据总线常见的是 STM32 通过 FMC 接口操作 FPGA。2.3 配置文件格式在深入学习配置方式之前先了解常见的配置文件格式。格式扩展名说明比特流文件.bit用于 JTAG 在线调试包含配置头信息二进制文件.bin纯配置数据无头信息适合外部控制器下载MCS 文件.mcsIntel HEX 格式用于烧写 SPI FlashBIN 文件.bin可直接烧写 Flash 的二进制格式SVF 文件.svf用于通过 JTAG 边界扫描烧写 Flash3. 核心原理拆解FPGA 配置方式分类FPGA 配置方式可以从“由谁发起”和“数据接口形态”两个维度分类。3.1 按配置发起方分类从发起方角度FPGA 配置方式分为主动配置和被动配置两大类。主动配置Master ModeFPGA 主动发起配置过程从外部非易失存储器通常是 Flash读取配置数据。FPGA 会主动产生时钟、片选、地址等控制信号。这种方式适合上电后 FPGA 独立启动的场景不需要外部控制器参与。被动配置Slave Mode外部控制器MCU、CPU、CPLD主动向 FPGA 写入配置数据。FPGA 被动接收。这种方式适合由系统主控统一管理 FPGA 配置的场景比如 CPU 启动后检测到 FPGA 未配置就主动把存储在 SD 卡、eMMC 或网络中的比特流写入 FPGA。3.2 按数据位宽分类从接口形态角度FPGA 配置方式可分为串行配置数据位宽为 1 bit接线少速度相对较慢。并行配置数据位宽为 8 bit / 16 bit / 32 bit接线多速度较快。把这两个维度组合起来就形成了 FPGA 的多种配置模式。以 Xilinx 7 系列为例配置模式缩写数据位宽发起方典型用途JTAG 配置JTAG1外部下载器调试、Flash 烧写主串行配置Master Serial1FPGA上电自启动从串行配置Slave Serial1外部控制器主控下载主 SPI 配置Master SPI1/2/4FPGA低成本 Flash从 SPI 配置Slave SPI1/2/4外部控制器主控下载主 BPI 配置Master BPI8/16FPGA大容量 NOR Flash从 SelectMAPSlave SelectMAP8/16/32外部控制器高速配置主 SelectMAPMaster SelectMAP8/16/32FPGA高速自启动3.3 Xilinx 复用引脚说明Xilinx FPGA 的配置引脚是复用的需要在硬件设计阶段就确定配置模式。关键的配置引脚包括M[2:0]模式选择引脚上拉/下拉电阻决定配置模式。DONE配置完成指示信号配置成功后输出高电平。PROGRAM_B重新配置触发引脚低电平有效。INIT_B初始化状态指示也可用于延迟配置启动。CCLK配置时钟。主动模式下由 FPGA 产生被动模式下由外部提供。D[0] / D[7:0] / D[15:0]配置数据引脚。FCS_B / CS_B片选信号。DIN / DOUT串行数据输入输出。7 系列 FPGA 常用的模式选择如下M[2:0]配置模式数据宽度001Master Serial1010Master SPI1/2/4100Slave SelectMAP8/16/32101Slave Serial1110JTAG1000Master BPI8/16重点M[2:0] 的上下拉电阻必须在硬件设计时确定。如果硬件已经按某种模式布线软件配置模式必须与硬件一致否则 FPGA 无法正常加载。3.4 标准配置流程无论哪种配置方式FPGA 上电配置都遵循以下流程上电FPGA 内部电源达到正常工作范围。初始化FPGA 清除配置存储单元INIT_B 先拉低再释放。采样模式引脚FPGA 根据 M[2:0] 引脚电平决定配置模式。加载配置数据根据数据来源从 Flash 或外部接口加载比特流。CRC 校验FPGA 对配置数据进行循环冗余校验校验失败则拉低 INIT_B 报错。DONE 拉高配置完成FPGA 释放 DONE 信号外部电路检测到 DONE 高电平后可以开始工作。启动用户逻辑启动时序完成后用户设计的逻辑开始正常运行。4. 五种主流配置方式实战下面分别介绍最常见的五种配置方式JTAG、主 SPI、从 SPIMCU 主动下载、SelectMAP 和 Zynq PCAP 动态配置。4.1 JTAG 配置调试阶段的标配JTAG 配置是 FPGA 开发中使用频率最高的配置方式。通过 JTAG我们可以把比特流直接下载到 FPGA 内部的 SRAM 中运行也可以烧写外部 Flash。4.1.1 JTAG 硬件连接JTAG 接口至少需要 4 根信号线TDITest Data In 数据输入 TDOTest Data Out 数据输出 TCKTest Clock 测试时钟 TMSTest Mode Select 模式选择4.1.2 Vivado 中配置操作在 Vivado 中打开 Hardware Manager连接下载器后点击Open Target - Auto Connect。右键点击 FPGA 器件选择Program Device。选择 .bit 文件点击Program。此时 FPGA 内部的 SRAM 被写入配置数据但掉电后丢失再次上电仍需要重新配置。4.1.3 通过 JTAG 烧写 FlashJTAG 除了可以配置 FPGA还可以烧写 SPI Flash。在 Vivado Hardware Manager 中右键点击 FPGA选择Add Configuration Memory Device。选择对应 Flash 型号如w25q128。在 Programming 界面选择烧写文件MCS 或 BIN 文件。点击Program完成烧写。这种方式把 SPI Flash 直接挂在 FPGA 的专用配置引脚上通过 JTAG 边界扫描对 Flash 编程非常适合小批量生产。4.2 主 SPI 配置上电自启动的经典方案主 SPIMaster SPI配置是 FPGA 上电后主动从 SPI NOR Flash 读取配置数据的模式。7 系列 FPGA 支持 x1、x2、x4 四种位宽。4.2.1 硬件连接主 SPI 模式下FPGA 与 Flash 的连接非常简单FPGA CCLK - Flash CLK FPGA D[0]/MOSI - Flash DI FPGA D[1]/MISO - Flash DO FPGA FCS_B - Flash CS#注意x4 模式下D[2] 和 D[3] 也会被使用此时 Flash 必须支持 Quad 模式如 W25Q128 支持。4.2.2 生成烧写文件在 Vivado 中生成 MCS 文件write_cfgmem -format mcs -size 128 -interface spix4 \ -loadbit up 0x0 xxx.bit \ -checksum -file output.mcs参数说明-format mcs指定输出 Intel HEX 格式的 MCS 文件。-size 128Flash 容量单位 Mb。-interface spix4指定 SPI x4 模式如果使用 x1 模式则改为spix1。-loadbit up 0x0 xxx.bit将比特流从 Flash 地址 0x0 开始存放。-checksum生成校验和便于烧写后验证。4.2.3 上电加载验证烧写完成后断开 JTAG 下载器给板卡重新上电。如果配置成功DONE 引脚会拉高用户逻辑正常运行。可以用示波器测量 DONE 引脚正常情况下上电后几十毫秒到几百毫秒内 DONE 会从低电平跳变为高电平。如果 DONE 没有拉高说明配置失败。排查思路见第 6 节。4.3 从 SPI 配置MCU 主动下发数据从 SPISlave SPI模式下FPGA 作为 SPI 从设备外部 MCU 作为 SPI 主机主动向 FPGA 下发配置数据。4.3.1 典型场景这种配置方式常见于以下场景系统中有 MCU如 STM32MCU 从 SD 卡或外部 Flash 读取比特流后写入 FPGA。产品需要远程升级MCU 通过网络接收到新比特流后先写入 SPI Flash再通过从 SPI 配置 FPGA。FPGA 和 MCU 共用一片 SPI Flash需要分区域存储。4.3.2 硬件连接STM32 SPI_SCK - FPGA CCLK STM32 SPI_MOSI - FPGA D[0]/DIN STM32 SPI_MISO - FPGA D[1]/DOUT可选用于回读 STM32 GPIO_CS - FPGA FCS_B STM32 GPIO_PROGRAM - FPGA PROGRAM_B可选用于触发重配置注意在从 SPI 模式下CCLK 由外部 MCU 提供FPGA 不产生配置时钟。并且配置数据在 CCLK 的上升沿被采样。4.3.3 MCU 端代码示例下面以 STM32 HAL 库为例演示如何通过 SPI 向 FPGA 写入配置数据。这段代码的核心思路是先拉低 PROGRAM_B 复位 FPGA 配置逻辑释放后等待 INIT_B 变高然后持续向 FPGA 发送配置数据。// 简化示例需根据实际工程调整 // FPGA 配置引脚定义 #define FPGA_PROGRAM_PIN GPIO_PIN_4 #define FPGA_INITB_PIN GPIO_PIN_5 #define FPGA_DONE_PIN GPIO_PIN_6 #define FPGA_CS_PIN GPIO_PIN_7 // 使用 SPI1 作为配置接口 extern SPI_HandleTypeDef hspi1; // 将 .bin 文件从外部 Flash 读到内存或者从数组直接发送 uint8_t bitstream_buffer[BITSTREAM_SIZE]; void FPGA_Configure(void) { // 1. 拉低 PROGRAM_B复位 FPGA 配置逻辑 HAL_GPIO_WritePin(GPIOB, FPGA_PROGRAM_PIN, GPIO_PIN_RESET); HAL_Delay(10); // 2. 释放 PROGRAM_B HAL_GPIO_WritePin(GPIOB, FPGA_PROGRAM_PIN, GPIO_PIN_SET); // 3. 等待 INIT_B 变高表示 FPGA 准备好接收配置数据 while (HAL_GPIO_ReadPin(GPIOB, FPGA_INITB_PIN) GPIO_PIN_RESET); // 4. 拉低片选开始配置 HAL_GPIO_WritePin(GPIOB, FPGA_CS_PIN, GPIO_PIN_RESET); // 5. 发送配置数据 HAL_SPI_Transmit(hspi1, bitstream_buffer, BITSTREAM_SIZE, 5000); // 6. 配置完成后拉高片选 HAL_GPIO_WritePin(GPIOB, FPGA_CS_PIN, GPIO_PIN_SET); // 7. 等待 DONE 变高 while (HAL_GPIO_ReadPin(GPIOB, FPGA_DONE_PIN) GPIO_PIN_RESET); // 8. 配置完成FPGA 用户逻辑启动 }几点重要说明发送的数据必须是 .bin 文件而不是 .bit 文件。因为 .bit 文件包含了 FPGA 型号、日期、头部信息等额外字段直接发送会导致配置失败。生成 .bin 文件的方法后面会介绍。SPI 时钟频率不要太高建议从 10MHz 开始调试确认无误后再提高。过高频率可能因为信号完整性导致误码。部分 FPGA 在配置完成后SPI 接口状态会切换回用户逻辑模式。如果用户逻辑也需要使用相同引脚需要做好引脚分时复用和控制逻辑隔离。4.3.4 生成 .bin 文件Vivado 中生成 .bin 文件有两种方法。方法一使用 Tcl 命令write_bitstream -bin_file xxx.bit执行后会在同目录下生成xxx.bin文件。方法二在“Generate Bitstream”设置中勾选-bin_file选项在 Vivado 中通过 Settings - Bitstream - 勾选bin_file然后重新生成比特流。4.4 SelectMAP 配置高速并行配置SelectMAP 是 Xilinx FPGA 提供的并行配置接口支持 8/16/32 位数据宽度配置速度远高于串行方式。对于需要快速加载的大规模 FPGA如 Kintex、Virtex 系列SelectMAP 是常用的选择。4.4.1 接口信号SelectMAP 接口的关键信号包括D[31:0] 并行配置数据总线 CS_B 片选信号 RDWR_B 读写控制低电平写高电平读 BUSY 忙信号高电平表示 FPGA 暂时不能接收数据 INIT_B 初始化完成/错误指示 DONE 配置完成指示 CCLK 配置时钟由外部提供4.4.2 与 STM32 FMC 接口结合在实际工程中经常遇到 STM32 通过 FMCFlexible Memory Controller接口与 FPGA 通信的场景。FMC 接口可以产生类似 NOR Flash 的读写时序而 SelectMAP 的时序与 NOR Flash 写操作高度相似因此可以把 FPGA 当作一片“特殊 Flash”通过 FMC 直接写入配置数据。相关热搜词中提到的“STM32H743 和 FPGA 实现 FMC 通信”正是这类场景。STM32H743 的 FMC 接口支持 8/16/32 位数据宽度可以非常方便地驱动 SelectMAP 接口。核心思路将 FPGA 的 SelectMAP 数据引脚连接到 STM32 FMC 数据总线。将 FPGA 的 CS_B、RDWR_B、CCLK 连接到 FMC 控制信号。通过 FMC 的 NOR Flash 时序向 FPGA 写入配置数据。这种方式的优势是不需要手动模拟时序FMC 控制器会自动产生满足时序要求的读写波形。4.4.3 需要注意的问题BUSY 信号处理FPGA 在配置过程中可能因为内部处理速度跟不上外部写入速度而拉高 BUSY。此时 FMC 需要插入等待周期否则数据会丢失。在硬件设计上可以把 BUSY 信号接到 FMC 的 WAIT 引脚或 GPIO通过查询方式或中断方式处理。数据宽度匹配STM32 FMC 的数据宽度需要与 FPGA SelectMAP 的数据宽度保持一致。8 位配置用 FMC 8 位模式16 位配置用 16 位模式32 位配置用 32 位模式。配置时序要求SelectMAP 对 CCLK 频率有上限要求不同器件系列不同。建议从较低频率开始调试逐步提高。4.5 Zynq 动态配置PCAP 接口方式Zynq 系列 FPGA 是 Xilinx 推出的 SoC 平台内部包含 ARM Cortex-A9PS 端和可编程逻辑PL 端。Zynq 的一大优势是 PS 端可以通过内部 PCAPProcessor Configuration Access Port接口直接配置 PL 部分不需要外部下载器。4.5.1 在 Linux 下动态加载 FPGA如果你的 Zynq 平台运行 Linux 系统可以直接使用 Linux 内核提供的 FPGA Manager 框架进行动态加载非常方便。常见的工具是fpga_manager和configfs操作步骤如下# 查看 FPGA 管理器是否已经注册 ls /sys/class/fpga_manager/ # 使用 configfs 方式加载 mkdir /config mount -t configfs configfs /config mkdir /config/device-tree/fpga_manager/fpga0 echo 0 /config/device-tree/fpga_manager/fpga0/flags cat pl.bit.bin /config/device-tree/fpga_manager/fpga0/firmware使用 sysfs 方式加载echo pl.bit.bin /sys/class/fpga_manager/fpga0/firmware这两种方式都是把 .bit.bin 文件写到 FPGA Manager 节点由内核通过 PCAP 接口完成配置。4.5.2 在裸机下通过 PCAP 配置如果 Zynq 运行的是裸机程序可以通过 Xilfpga 库中的XilFPGA_LoadBitstream函数加载比特流。#include xilfpga.h u32 Status; u32 BitStreamLength; u8 *BitStreamPtr; // 指向比特流数据的指针 Status XilFPGA_LoadBitstream(BitStreamPtr, BitStreamLength, FPGA_ENC_NONE); if (Status XST_SUCCESS) { // 配置成功 } else { // 配置失败处理错误 }PCAP 方式的优势是配置路径在芯片内部速度快且不占用 PL 端的用户 I/O。5. 远程升级与回退机制对于已部署的产品FPGA 远程升级是最常见的需求之一。远程升级的本质是在正常运行状态下通过某种通信接口串口、网口、WiFi接收新版本比特流写入 SPI Flash 的另一个区域然后触发 FPGA 重新加载。5.1 多镜像存储方案以 64Mb SPI Flash 为例可以把 Flash 划分为两个区域地址 0x000000 - 0x1FFFFF 应用镜像 A2MB 地址 0x200000 - 0x3FFFFF 应用镜像 B2MB 地址 0x400000 - 0x3FFFFF 出厂备份镜像2MB上电时FPGA 从默认地址加载镜像 A。如果需要升级MCU 先把新比特流写入镜像 B写入完成后修改启动标志触发 FPGA 从镜像 B 加载。如果镜像 B 加载失败DONE 未拉高MCU 切换回镜像 A 或出厂备份镜像。5.2 串口升级实现思路串口升级是许多 MCUFPGA 产品中常见的远程升级方案。实现流程如下MCU 通过 UART 接收上位机发送的新比特流数据包。MCU 将数据包写入外部 SPI Flash或者写入 FPGA 配置 Flash 的备用区域。接收完成后MCU 校验 CRC。MCU 拉低 FPGA 的 PROGRAM_B触发 FPGA 重新配置。FPGA 从新的 Flash 区域加载配置。这里涉及到“FPGA 自身配置 Flash”和“MCU 外挂 Flash”两种存储方式。如果共用一片 SPI Flash需要注意地址划分避免互相覆盖。用 MCU 通过 SPI 接口实现 FPGA 远程升级这也是相关热搜词中“高云 基于 SPI 接口的 FPGA 远程升级实现”所提到的内容。无论是 Xilinx、Intel 还是高云、紫光等国产 FPGA远程升级的整体思路是相通的只是在寄存器配置和时序细节上有所差异。5.3 升级过程中的可靠性设计远程升级最大的风险是升级失败导致设备变砖。建议采取以下措施保留出厂备份镜像即使所有应用镜像都损坏也能通过出厂镜像恢复。配置数据校验写入 Flash 前先校验 CRC写入后再读回校验确保数据完整性。配置超时检测MCU 在触发 FPGA 重新配置后设置超时时间。如果超过 500ms DONE 仍未拉高立即尝试加载备份镜像。异常回退如果新版本配置失败自动回退到旧版本并记录错误日志。6. 常见问题与排查思路FPGA 配置失败是硬件工程师和嵌入式工程师经常遇到的问题。下面整理几类典型故障的排查方法。问题现象常见原因解决思路DONE 一直为低配置模式设置错误M[2:0] 引脚电平不对检查 M[2:0] 上下拉电阻是否与软件设置一致DONE 一直为低配置文件格式错误向 FPGA 发送了 .bit 而不是 .bin确认使用 .bin 或 .mcs 文件DONE 一直为低Flash 中没有烧写数据或烧写地址错误读回 Flash 内容确认数据是否正确INIT_B 拉低报错配置数据 CRC 校验失败检查数据线连接降低配置时钟频率INIT_B 拉低报错比特流与 FPGA 型号不匹配确认比特流是当前工程的当前器件型号生成的上电后逻辑运行不正确Flash 中存储的是旧版本比特流重新生成并烧写最新比特流MCU 配置后 DONE 未拉高SPI 时钟过快导致误码降低 SPI 时钟频率到 10MHz 以下测试MCU 配置后 DONE 未拉高片选时序不对检查 CS_B 的拉低和拉高时机6.1 如何快速定位配置失败原因当 FPGA 配置失败时建议按以下顺序排查第一步检查电源。FPGA 的所有电源轨是否都已正常上电使用示波器确认 1.0V、1.8V、3.3V 等电压是否正确特别是 VCCO 引脚因为配置引脚的电平标准由 VCCO 决定。第二步检查模式引脚。用万用表测量 M[2:0] 引脚的电平确认和硬件设计一致。第三步检查时钟。如果是主模式检查 FPGA 是否产生了 CCLK如果是从模式检查外部控制器是否提供了 CCLK。第四步检查 DONE 和 INIT_B 波形。上电后用示波器抓取 DONE 和 INIT_B 的波形。正常情况下INIT_B 先短暂拉低再拉高DONE 配置完成后拉高。第五步读回 Flash 数据验证。通过 JTAG 读回 Flash 内容确认烧写的数据和生成的 MCS/BIN 文件一致。6.2 Vivado 中加载 device 失败某网友在 Vivado 中遇到“未安装某个型号 FPGA”的问题提示类似ERROR: [Labtools 27-3123] The device is not supported in the installed Vivado version这种情况通常是 Vivado 版本与器件型号不匹配。解决方法是在 Vivado 官网查看该器件支持的 Vivado 版本安装对应版本。或者安装对应的器件支持包Device Support。7. 最佳实践与工程建议7.1 硬件设计阶段配置引脚要留测试点DONE、INIT_B、PROGRAM_B、CCLK 这几个信号最好引出测试点方便调试时用示波器测量。模式引脚电阻只上拉不下拉除非确定某个引脚必须为低否则优先用上拉电阻JTAG 模式在 FPGA 内部默认支持。考虑启动时间如果系统要求快速启动优先选择 BPI 并行配置或 SelectMAP 方式串行配置在大型 FPGA 上可能耗时会比较长。Flash 选型要兼容不同厂商的 SPI Flash 在指令集上可能有差异。Xilinx 官方推荐列表内置了常见型号优先选择列表内的元器件避免兼容性问题。7.2 软件开发与调试做好版本管理比特流文件命名建议包含工程名、日期、版本号例如vcu108_ddr_test_v1.2.bit。部署现场后版本混乱会带来很大麻烦。保存比特流和源码的对应关系建议在 Git 提交信息中记录生成的比特流存放路径或者用脚本自动生成带版本号的比特流。调试从模式时先降频外部控制器通过 SPI 或 SelectMAP 配置 FPGA 时先把时钟频率降到最低确认时序正确后再提高频率。关注 CRC 校验Xilinx FPGA 配置支持 CRC 校验但需要确保在生成比特流时开启了 CRC 选项。7.3 生产与维护量产烧写建议使用边界扫描通过 JTAG 直接烧写 Flash速度虽然不快但是一次烧写即可完成适合中小批量。大厂量产的烧写效率优先大批量生产可以使用专用 Flash 烧录器先烧写好 Flash 再贴片或者使用并行烧写机台。建立配置失败反馈机制产品中通过 MCU 监测 FPGA 的 DONE 信号如果 DONE 长时间未拉高应该通过指示灯、蜂鸣器或上报接口主动提示便于售后排查。7.4 安全边界防止配置数据被非法读取Xilinx 7 系列及以上支持 AES 加密比特流。如果产品涉及核心算法或者客户定制逻辑推荐开启加密。远程升级必须鉴权通过网口或串口升级 FPGA 时必须对数据包进行加密和签名认证防止攻击者通过伪造升级包注入恶意逻辑。不要在生产环境随意变更配置方式如果需要修改配置模式先在测试板上验证完整流程再安排批量变更。8. 总结与学习路线本文围绕 FPGA 的配置方式展开系统梳理了配置的核心概念、五种主流配置方式的原理与实战操作包括 JTAG 在线调试、主 SPI 自启动、从 SPI 由 MCU 控制下载、SelectMAP 并行高速配置以及 Zynq 平台的 PCAP 动态配置。此外还介绍了远程升级方案的存储分区设计、升级失败回退机制以及常见故障的排查方法。配置方式虽然是 FPGA 开发中“偏硬件”的一环但对系统设计的整体影响非常大。它直接决定了产品的上电启动速度、是否支持远程升级、调试是否方便、量产是否高效。建议你在实际项目中结合产品形态和使用场景选择最适合的配置方案做原型验证优先用 JTAG做独立产品优先用 SPI Flash 自启动做主从协同系统优先考虑从 SPI 或 SelectMAP做 SoC 平台优先利用 Zynq 的 PCAP 接口。下一步可以继续深入学习的内容包括熟悉所在 FPGA 平台的配置时序图理解建立时间和保持时间要求。掌握使用 Vivado Tcl 脚本批量生成多种配置文件.bit/.bin/.mcs的方法。学习使用逻辑分析仪或示波器抓取配置波形具备自主分析配置失败原因的能力。如果使用 Zynq 平台进一步学习 Linux 下 FPGA Manager 驱动的移植和底层实现。如果本文对你有帮助欢迎收藏备用。后续我会继续更新 FPGA 时序约束、图像处理、PCIe 接口、高速数据采集等方向的实战文章。
FPGA配置方式详解：从JTAG到SPI再到Zynq动态加载
1. 背景与核心概念1.1 为什么 FPGA 需要“配置”FPGAField Programmable Gate Array现场可编程门阵列与 CPU、MCU 最大的区别在于CPU 执行存储在 Flash 中的指令而 FPGA 的逻辑功能是由内部可配置逻辑单元CLB、可编程互联资源和 Block RAM 等硬件资源共同决定的这些资源的连接关系由 SRAM 型查找表LUT存储。也就是说FPGA 内部并没有“程序”只有一片用于描述硬件电路连接的“配置数据流”。SRAM 工艺的 FPGA如 Xilinx 7 系列、UltraScale 系列Intel Cyclone 系列有一个共同特性掉电后配置数据全部丢失。因此每次上电时FPGA 必须从外部存储器如 SPI Flash、BPI Flash、SD 卡或外部控制器如 MCU、CPU、CPLD重新加载配置数据。这个过程就叫“配置”或“加载”。很多初学者会混淆“配置”和“编程”这两个概念编程Programming通常指用 Vivado / Quartus 生成比特流bitstream的过程也就是把 HDL 综合、布局布线后生成 FPGA 可识别的配置文件。配置Configuration指将已经生成的比特流文件写入 FPGA 内部 SRAM 的过程。本文围绕“配置”这个环节展开系统梳理 FPGA 常见的配置方式、配置流程、文件格式以及工程中容易踩的坑。1.2 配置方式解决什么问题配置方式决定了三个核心问题上电后从哪里加载数据是 FPGA 主动从 Flash 读取还是由外部控制器把数据“推”给 FPGA。加载速度是否满足需求有些场景要求 FPGA 在上电后几十毫秒内完成配置有些场景则可以容忍几百毫秒。是否支持在线升级和远程升级如果产品已经部署到现场能否通过串口、网口或 PCIe 更新 FPGA 逻辑直接决定了产品的维护成本。1.3 常见应用场景不同配置方式在不同场景下各有优势应用场景推荐的配置方式原因实验室调试、原型验证JTAG调试方便下载速度快工业控制、批量生产上电启动主动 SPI 或被动 SPIFlash 成本低上电自动加载高速采集板卡PCIe 采集卡被动并行 / SelectMAP加载速度快可由 CPU 控制Zynq 平台通过 PS 端 PCAP 配置支持动态加载和远程更新需要远程升级的产品SPI Flash 串口/网口升级支持现场升级无需拆机2. 环境准备与版本说明2.1 开发环境配置 FPGA 需要两类工具FPGA 厂商 IDE负责生成比特流文件。本文示例以 Xilinx Vivado 为主Intel Quartus 的操作思路类似。第三方工具用于生成 Flash 烧写文件如 MCS、BIN、通过 MCU 下发配置数据等。版本方面Vivado 2019.1 之后的版本在配置界面和命令上差异不大但部分 Tcl 命令可能略有变化。如果你的项目使用的是不同版本的 Vivado遇到命令不一致时可以直接在 Vivado Tcl Console 中输入help 命令名查看帮助。2.2 硬件平台不同的配置方式对硬件有不同要求JTAG需要下载器如 Xilinx Platform Cable USB II、Digilent JTAG-HS3和 JTAG 排针。主动 SPI需要 SPI NOR Flash如 Winbond W25Q128、Spansion S25FL256以及正确的 FPGA 配置引脚连接。被动 SPI从 SPIFPGA 作为 SPI 从设备外部 MCU 作为 SPI 主机。SelectMAP / 从并行需要 FPGA 与 MCU/CPU 之间连接并行数据总线常见的是 STM32 通过 FMC 接口操作 FPGA。2.3 配置文件格式在深入学习配置方式之前先了解常见的配置文件格式。格式扩展名说明比特流文件.bit用于 JTAG 在线调试包含配置头信息二进制文件.bin纯配置数据无头信息适合外部控制器下载MCS 文件.mcsIntel HEX 格式用于烧写 SPI FlashBIN 文件.bin可直接烧写 Flash 的二进制格式SVF 文件.svf用于通过 JTAG 边界扫描烧写 Flash3. 核心原理拆解FPGA 配置方式分类FPGA 配置方式可以从“由谁发起”和“数据接口形态”两个维度分类。3.1 按配置发起方分类从发起方角度FPGA 配置方式分为主动配置和被动配置两大类。主动配置Master ModeFPGA 主动发起配置过程从外部非易失存储器通常是 Flash读取配置数据。FPGA 会主动产生时钟、片选、地址等控制信号。这种方式适合上电后 FPGA 独立启动的场景不需要外部控制器参与。被动配置Slave Mode外部控制器MCU、CPU、CPLD主动向 FPGA 写入配置数据。FPGA 被动接收。这种方式适合由系统主控统一管理 FPGA 配置的场景比如 CPU 启动后检测到 FPGA 未配置就主动把存储在 SD 卡、eMMC 或网络中的比特流写入 FPGA。3.2 按数据位宽分类从接口形态角度FPGA 配置方式可分为串行配置数据位宽为 1 bit接线少速度相对较慢。并行配置数据位宽为 8 bit / 16 bit / 32 bit接线多速度较快。把这两个维度组合起来就形成了 FPGA 的多种配置模式。以 Xilinx 7 系列为例配置模式缩写数据位宽发起方典型用途JTAG 配置JTAG1外部下载器调试、Flash 烧写主串行配置Master Serial1FPGA上电自启动从串行配置Slave Serial1外部控制器主控下载主 SPI 配置Master SPI1/2/4FPGA低成本 Flash从 SPI 配置Slave SPI1/2/4外部控制器主控下载主 BPI 配置Master BPI8/16FPGA大容量 NOR Flash从 SelectMAPSlave SelectMAP8/16/32外部控制器高速配置主 SelectMAPMaster SelectMAP8/16/32FPGA高速自启动3.3 Xilinx 复用引脚说明Xilinx FPGA 的配置引脚是复用的需要在硬件设计阶段就确定配置模式。关键的配置引脚包括M[2:0]模式选择引脚上拉/下拉电阻决定配置模式。DONE配置完成指示信号配置成功后输出高电平。PROGRAM_B重新配置触发引脚低电平有效。INIT_B初始化状态指示也可用于延迟配置启动。CCLK配置时钟。主动模式下由 FPGA 产生被动模式下由外部提供。D[0] / D[7:0] / D[15:0]配置数据引脚。FCS_B / CS_B片选信号。DIN / DOUT串行数据输入输出。7 系列 FPGA 常用的模式选择如下M[2:0]配置模式数据宽度001Master Serial1010Master SPI1/2/4100Slave SelectMAP8/16/32101Slave Serial1110JTAG1000Master BPI8/16重点M[2:0] 的上下拉电阻必须在硬件设计时确定。如果硬件已经按某种模式布线软件配置模式必须与硬件一致否则 FPGA 无法正常加载。3.4 标准配置流程无论哪种配置方式FPGA 上电配置都遵循以下流程上电FPGA 内部电源达到正常工作范围。初始化FPGA 清除配置存储单元INIT_B 先拉低再释放。采样模式引脚FPGA 根据 M[2:0] 引脚电平决定配置模式。加载配置数据根据数据来源从 Flash 或外部接口加载比特流。CRC 校验FPGA 对配置数据进行循环冗余校验校验失败则拉低 INIT_B 报错。DONE 拉高配置完成FPGA 释放 DONE 信号外部电路检测到 DONE 高电平后可以开始工作。启动用户逻辑启动时序完成后用户设计的逻辑开始正常运行。4. 五种主流配置方式实战下面分别介绍最常见的五种配置方式JTAG、主 SPI、从 SPIMCU 主动下载、SelectMAP 和 Zynq PCAP 动态配置。4.1 JTAG 配置调试阶段的标配JTAG 配置是 FPGA 开发中使用频率最高的配置方式。通过 JTAG我们可以把比特流直接下载到 FPGA 内部的 SRAM 中运行也可以烧写外部 Flash。4.1.1 JTAG 硬件连接JTAG 接口至少需要 4 根信号线TDITest Data In 数据输入 TDOTest Data Out 数据输出 TCKTest Clock 测试时钟 TMSTest Mode Select 模式选择4.1.2 Vivado 中配置操作在 Vivado 中打开 Hardware Manager连接下载器后点击Open Target - Auto Connect。右键点击 FPGA 器件选择Program Device。选择 .bit 文件点击Program。此时 FPGA 内部的 SRAM 被写入配置数据但掉电后丢失再次上电仍需要重新配置。4.1.3 通过 JTAG 烧写 FlashJTAG 除了可以配置 FPGA还可以烧写 SPI Flash。在 Vivado Hardware Manager 中右键点击 FPGA选择Add Configuration Memory Device。选择对应 Flash 型号如w25q128。在 Programming 界面选择烧写文件MCS 或 BIN 文件。点击Program完成烧写。这种方式把 SPI Flash 直接挂在 FPGA 的专用配置引脚上通过 JTAG 边界扫描对 Flash 编程非常适合小批量生产。4.2 主 SPI 配置上电自启动的经典方案主 SPIMaster SPI配置是 FPGA 上电后主动从 SPI NOR Flash 读取配置数据的模式。7 系列 FPGA 支持 x1、x2、x4 四种位宽。4.2.1 硬件连接主 SPI 模式下FPGA 与 Flash 的连接非常简单FPGA CCLK - Flash CLK FPGA D[0]/MOSI - Flash DI FPGA D[1]/MISO - Flash DO FPGA FCS_B - Flash CS#注意x4 模式下D[2] 和 D[3] 也会被使用此时 Flash 必须支持 Quad 模式如 W25Q128 支持。4.2.2 生成烧写文件在 Vivado 中生成 MCS 文件write_cfgmem -format mcs -size 128 -interface spix4 \ -loadbit up 0x0 xxx.bit \ -checksum -file output.mcs参数说明-format mcs指定输出 Intel HEX 格式的 MCS 文件。-size 128Flash 容量单位 Mb。-interface spix4指定 SPI x4 模式如果使用 x1 模式则改为spix1。-loadbit up 0x0 xxx.bit将比特流从 Flash 地址 0x0 开始存放。-checksum生成校验和便于烧写后验证。4.2.3 上电加载验证烧写完成后断开 JTAG 下载器给板卡重新上电。如果配置成功DONE 引脚会拉高用户逻辑正常运行。可以用示波器测量 DONE 引脚正常情况下上电后几十毫秒到几百毫秒内 DONE 会从低电平跳变为高电平。如果 DONE 没有拉高说明配置失败。排查思路见第 6 节。4.3 从 SPI 配置MCU 主动下发数据从 SPISlave SPI模式下FPGA 作为 SPI 从设备外部 MCU 作为 SPI 主机主动向 FPGA 下发配置数据。4.3.1 典型场景这种配置方式常见于以下场景系统中有 MCU如 STM32MCU 从 SD 卡或外部 Flash 读取比特流后写入 FPGA。产品需要远程升级MCU 通过网络接收到新比特流后先写入 SPI Flash再通过从 SPI 配置 FPGA。FPGA 和 MCU 共用一片 SPI Flash需要分区域存储。4.3.2 硬件连接STM32 SPI_SCK - FPGA CCLK STM32 SPI_MOSI - FPGA D[0]/DIN STM32 SPI_MISO - FPGA D[1]/DOUT可选用于回读 STM32 GPIO_CS - FPGA FCS_B STM32 GPIO_PROGRAM - FPGA PROGRAM_B可选用于触发重配置注意在从 SPI 模式下CCLK 由外部 MCU 提供FPGA 不产生配置时钟。并且配置数据在 CCLK 的上升沿被采样。4.3.3 MCU 端代码示例下面以 STM32 HAL 库为例演示如何通过 SPI 向 FPGA 写入配置数据。这段代码的核心思路是先拉低 PROGRAM_B 复位 FPGA 配置逻辑释放后等待 INIT_B 变高然后持续向 FPGA 发送配置数据。// 简化示例需根据实际工程调整 // FPGA 配置引脚定义 #define FPGA_PROGRAM_PIN GPIO_PIN_4 #define FPGA_INITB_PIN GPIO_PIN_5 #define FPGA_DONE_PIN GPIO_PIN_6 #define FPGA_CS_PIN GPIO_PIN_7 // 使用 SPI1 作为配置接口 extern SPI_HandleTypeDef hspi1; // 将 .bin 文件从外部 Flash 读到内存或者从数组直接发送 uint8_t bitstream_buffer[BITSTREAM_SIZE]; void FPGA_Configure(void) { // 1. 拉低 PROGRAM_B复位 FPGA 配置逻辑 HAL_GPIO_WritePin(GPIOB, FPGA_PROGRAM_PIN, GPIO_PIN_RESET); HAL_Delay(10); // 2. 释放 PROGRAM_B HAL_GPIO_WritePin(GPIOB, FPGA_PROGRAM_PIN, GPIO_PIN_SET); // 3. 等待 INIT_B 变高表示 FPGA 准备好接收配置数据 while (HAL_GPIO_ReadPin(GPIOB, FPGA_INITB_PIN) GPIO_PIN_RESET); // 4. 拉低片选开始配置 HAL_GPIO_WritePin(GPIOB, FPGA_CS_PIN, GPIO_PIN_RESET); // 5. 发送配置数据 HAL_SPI_Transmit(hspi1, bitstream_buffer, BITSTREAM_SIZE, 5000); // 6. 配置完成后拉高片选 HAL_GPIO_WritePin(GPIOB, FPGA_CS_PIN, GPIO_PIN_SET); // 7. 等待 DONE 变高 while (HAL_GPIO_ReadPin(GPIOB, FPGA_DONE_PIN) GPIO_PIN_RESET); // 8. 配置完成FPGA 用户逻辑启动 }几点重要说明发送的数据必须是 .bin 文件而不是 .bit 文件。因为 .bit 文件包含了 FPGA 型号、日期、头部信息等额外字段直接发送会导致配置失败。生成 .bin 文件的方法后面会介绍。SPI 时钟频率不要太高建议从 10MHz 开始调试确认无误后再提高。过高频率可能因为信号完整性导致误码。部分 FPGA 在配置完成后SPI 接口状态会切换回用户逻辑模式。如果用户逻辑也需要使用相同引脚需要做好引脚分时复用和控制逻辑隔离。4.3.4 生成 .bin 文件Vivado 中生成 .bin 文件有两种方法。方法一使用 Tcl 命令write_bitstream -bin_file xxx.bit执行后会在同目录下生成xxx.bin文件。方法二在“Generate Bitstream”设置中勾选-bin_file选项在 Vivado 中通过 Settings - Bitstream - 勾选bin_file然后重新生成比特流。4.4 SelectMAP 配置高速并行配置SelectMAP 是 Xilinx FPGA 提供的并行配置接口支持 8/16/32 位数据宽度配置速度远高于串行方式。对于需要快速加载的大规模 FPGA如 Kintex、Virtex 系列SelectMAP 是常用的选择。4.4.1 接口信号SelectMAP 接口的关键信号包括D[31:0] 并行配置数据总线 CS_B 片选信号 RDWR_B 读写控制低电平写高电平读 BUSY 忙信号高电平表示 FPGA 暂时不能接收数据 INIT_B 初始化完成/错误指示 DONE 配置完成指示 CCLK 配置时钟由外部提供4.4.2 与 STM32 FMC 接口结合在实际工程中经常遇到 STM32 通过 FMCFlexible Memory Controller接口与 FPGA 通信的场景。FMC 接口可以产生类似 NOR Flash 的读写时序而 SelectMAP 的时序与 NOR Flash 写操作高度相似因此可以把 FPGA 当作一片“特殊 Flash”通过 FMC 直接写入配置数据。相关热搜词中提到的“STM32H743 和 FPGA 实现 FMC 通信”正是这类场景。STM32H743 的 FMC 接口支持 8/16/32 位数据宽度可以非常方便地驱动 SelectMAP 接口。核心思路将 FPGA 的 SelectMAP 数据引脚连接到 STM32 FMC 数据总线。将 FPGA 的 CS_B、RDWR_B、CCLK 连接到 FMC 控制信号。通过 FMC 的 NOR Flash 时序向 FPGA 写入配置数据。这种方式的优势是不需要手动模拟时序FMC 控制器会自动产生满足时序要求的读写波形。4.4.3 需要注意的问题BUSY 信号处理FPGA 在配置过程中可能因为内部处理速度跟不上外部写入速度而拉高 BUSY。此时 FMC 需要插入等待周期否则数据会丢失。在硬件设计上可以把 BUSY 信号接到 FMC 的 WAIT 引脚或 GPIO通过查询方式或中断方式处理。数据宽度匹配STM32 FMC 的数据宽度需要与 FPGA SelectMAP 的数据宽度保持一致。8 位配置用 FMC 8 位模式16 位配置用 16 位模式32 位配置用 32 位模式。配置时序要求SelectMAP 对 CCLK 频率有上限要求不同器件系列不同。建议从较低频率开始调试逐步提高。4.5 Zynq 动态配置PCAP 接口方式Zynq 系列 FPGA 是 Xilinx 推出的 SoC 平台内部包含 ARM Cortex-A9PS 端和可编程逻辑PL 端。Zynq 的一大优势是 PS 端可以通过内部 PCAPProcessor Configuration Access Port接口直接配置 PL 部分不需要外部下载器。4.5.1 在 Linux 下动态加载 FPGA如果你的 Zynq 平台运行 Linux 系统可以直接使用 Linux 内核提供的 FPGA Manager 框架进行动态加载非常方便。常见的工具是fpga_manager和configfs操作步骤如下# 查看 FPGA 管理器是否已经注册 ls /sys/class/fpga_manager/ # 使用 configfs 方式加载 mkdir /config mount -t configfs configfs /config mkdir /config/device-tree/fpga_manager/fpga0 echo 0 /config/device-tree/fpga_manager/fpga0/flags cat pl.bit.bin /config/device-tree/fpga_manager/fpga0/firmware使用 sysfs 方式加载echo pl.bit.bin /sys/class/fpga_manager/fpga0/firmware这两种方式都是把 .bit.bin 文件写到 FPGA Manager 节点由内核通过 PCAP 接口完成配置。4.5.2 在裸机下通过 PCAP 配置如果 Zynq 运行的是裸机程序可以通过 Xilfpga 库中的XilFPGA_LoadBitstream函数加载比特流。#include xilfpga.h u32 Status; u32 BitStreamLength; u8 *BitStreamPtr; // 指向比特流数据的指针 Status XilFPGA_LoadBitstream(BitStreamPtr, BitStreamLength, FPGA_ENC_NONE); if (Status XST_SUCCESS) { // 配置成功 } else { // 配置失败处理错误 }PCAP 方式的优势是配置路径在芯片内部速度快且不占用 PL 端的用户 I/O。5. 远程升级与回退机制对于已部署的产品FPGA 远程升级是最常见的需求之一。远程升级的本质是在正常运行状态下通过某种通信接口串口、网口、WiFi接收新版本比特流写入 SPI Flash 的另一个区域然后触发 FPGA 重新加载。5.1 多镜像存储方案以 64Mb SPI Flash 为例可以把 Flash 划分为两个区域地址 0x000000 - 0x1FFFFF 应用镜像 A2MB 地址 0x200000 - 0x3FFFFF 应用镜像 B2MB 地址 0x400000 - 0x3FFFFF 出厂备份镜像2MB上电时FPGA 从默认地址加载镜像 A。如果需要升级MCU 先把新比特流写入镜像 B写入完成后修改启动标志触发 FPGA 从镜像 B 加载。如果镜像 B 加载失败DONE 未拉高MCU 切换回镜像 A 或出厂备份镜像。5.2 串口升级实现思路串口升级是许多 MCUFPGA 产品中常见的远程升级方案。实现流程如下MCU 通过 UART 接收上位机发送的新比特流数据包。MCU 将数据包写入外部 SPI Flash或者写入 FPGA 配置 Flash 的备用区域。接收完成后MCU 校验 CRC。MCU 拉低 FPGA 的 PROGRAM_B触发 FPGA 重新配置。FPGA 从新的 Flash 区域加载配置。这里涉及到“FPGA 自身配置 Flash”和“MCU 外挂 Flash”两种存储方式。如果共用一片 SPI Flash需要注意地址划分避免互相覆盖。用 MCU 通过 SPI 接口实现 FPGA 远程升级这也是相关热搜词中“高云 基于 SPI 接口的 FPGA 远程升级实现”所提到的内容。无论是 Xilinx、Intel 还是高云、紫光等国产 FPGA远程升级的整体思路是相通的只是在寄存器配置和时序细节上有所差异。5.3 升级过程中的可靠性设计远程升级最大的风险是升级失败导致设备变砖。建议采取以下措施保留出厂备份镜像即使所有应用镜像都损坏也能通过出厂镜像恢复。配置数据校验写入 Flash 前先校验 CRC写入后再读回校验确保数据完整性。配置超时检测MCU 在触发 FPGA 重新配置后设置超时时间。如果超过 500ms DONE 仍未拉高立即尝试加载备份镜像。异常回退如果新版本配置失败自动回退到旧版本并记录错误日志。6. 常见问题与排查思路FPGA 配置失败是硬件工程师和嵌入式工程师经常遇到的问题。下面整理几类典型故障的排查方法。问题现象常见原因解决思路DONE 一直为低配置模式设置错误M[2:0] 引脚电平不对检查 M[2:0] 上下拉电阻是否与软件设置一致DONE 一直为低配置文件格式错误向 FPGA 发送了 .bit 而不是 .bin确认使用 .bin 或 .mcs 文件DONE 一直为低Flash 中没有烧写数据或烧写地址错误读回 Flash 内容确认数据是否正确INIT_B 拉低报错配置数据 CRC 校验失败检查数据线连接降低配置时钟频率INIT_B 拉低报错比特流与 FPGA 型号不匹配确认比特流是当前工程的当前器件型号生成的上电后逻辑运行不正确Flash 中存储的是旧版本比特流重新生成并烧写最新比特流MCU 配置后 DONE 未拉高SPI 时钟过快导致误码降低 SPI 时钟频率到 10MHz 以下测试MCU 配置后 DONE 未拉高片选时序不对检查 CS_B 的拉低和拉高时机6.1 如何快速定位配置失败原因当 FPGA 配置失败时建议按以下顺序排查第一步检查电源。FPGA 的所有电源轨是否都已正常上电使用示波器确认 1.0V、1.8V、3.3V 等电压是否正确特别是 VCCO 引脚因为配置引脚的电平标准由 VCCO 决定。第二步检查模式引脚。用万用表测量 M[2:0] 引脚的电平确认和硬件设计一致。第三步检查时钟。如果是主模式检查 FPGA 是否产生了 CCLK如果是从模式检查外部控制器是否提供了 CCLK。第四步检查 DONE 和 INIT_B 波形。上电后用示波器抓取 DONE 和 INIT_B 的波形。正常情况下INIT_B 先短暂拉低再拉高DONE 配置完成后拉高。第五步读回 Flash 数据验证。通过 JTAG 读回 Flash 内容确认烧写的数据和生成的 MCS/BIN 文件一致。6.2 Vivado 中加载 device 失败某网友在 Vivado 中遇到“未安装某个型号 FPGA”的问题提示类似ERROR: [Labtools 27-3123] The device is not supported in the installed Vivado version这种情况通常是 Vivado 版本与器件型号不匹配。解决方法是在 Vivado 官网查看该器件支持的 Vivado 版本安装对应版本。或者安装对应的器件支持包Device Support。7. 最佳实践与工程建议7.1 硬件设计阶段配置引脚要留测试点DONE、INIT_B、PROGRAM_B、CCLK 这几个信号最好引出测试点方便调试时用示波器测量。模式引脚电阻只上拉不下拉除非确定某个引脚必须为低否则优先用上拉电阻JTAG 模式在 FPGA 内部默认支持。考虑启动时间如果系统要求快速启动优先选择 BPI 并行配置或 SelectMAP 方式串行配置在大型 FPGA 上可能耗时会比较长。Flash 选型要兼容不同厂商的 SPI Flash 在指令集上可能有差异。Xilinx 官方推荐列表内置了常见型号优先选择列表内的元器件避免兼容性问题。7.2 软件开发与调试做好版本管理比特流文件命名建议包含工程名、日期、版本号例如vcu108_ddr_test_v1.2.bit。部署现场后版本混乱会带来很大麻烦。保存比特流和源码的对应关系建议在 Git 提交信息中记录生成的比特流存放路径或者用脚本自动生成带版本号的比特流。调试从模式时先降频外部控制器通过 SPI 或 SelectMAP 配置 FPGA 时先把时钟频率降到最低确认时序正确后再提高频率。关注 CRC 校验Xilinx FPGA 配置支持 CRC 校验但需要确保在生成比特流时开启了 CRC 选项。7.3 生产与维护量产烧写建议使用边界扫描通过 JTAG 直接烧写 Flash速度虽然不快但是一次烧写即可完成适合中小批量。大厂量产的烧写效率优先大批量生产可以使用专用 Flash 烧录器先烧写好 Flash 再贴片或者使用并行烧写机台。建立配置失败反馈机制产品中通过 MCU 监测 FPGA 的 DONE 信号如果 DONE 长时间未拉高应该通过指示灯、蜂鸣器或上报接口主动提示便于售后排查。7.4 安全边界防止配置数据被非法读取Xilinx 7 系列及以上支持 AES 加密比特流。如果产品涉及核心算法或者客户定制逻辑推荐开启加密。远程升级必须鉴权通过网口或串口升级 FPGA 时必须对数据包进行加密和签名认证防止攻击者通过伪造升级包注入恶意逻辑。不要在生产环境随意变更配置方式如果需要修改配置模式先在测试板上验证完整流程再安排批量变更。8. 总结与学习路线本文围绕 FPGA 的配置方式展开系统梳理了配置的核心概念、五种主流配置方式的原理与实战操作包括 JTAG 在线调试、主 SPI 自启动、从 SPI 由 MCU 控制下载、SelectMAP 并行高速配置以及 Zynq 平台的 PCAP 动态配置。此外还介绍了远程升级方案的存储分区设计、升级失败回退机制以及常见故障的排查方法。配置方式虽然是 FPGA 开发中“偏硬件”的一环但对系统设计的整体影响非常大。它直接决定了产品的上电启动速度、是否支持远程升级、调试是否方便、量产是否高效。建议你在实际项目中结合产品形态和使用场景选择最适合的配置方案做原型验证优先用 JTAG做独立产品优先用 SPI Flash 自启动做主从协同系统优先考虑从 SPI 或 SelectMAP做 SoC 平台优先利用 Zynq 的 PCAP 接口。下一步可以继续深入学习的内容包括熟悉所在 FPGA 平台的配置时序图理解建立时间和保持时间要求。掌握使用 Vivado Tcl 脚本批量生成多种配置文件.bit/.bin/.mcs的方法。学习使用逻辑分析仪或示波器抓取配置波形具备自主分析配置失败原因的能力。如果使用 Zynq 平台进一步学习 Linux 下 FPGA Manager 驱动的移植和底层实现。如果本文对你有帮助欢迎收藏备用。后续我会继续更新 FPGA 时序约束、图像处理、PCIe 接口、高速数据采集等方向的实战文章。
