在嵌入式圈子待久了你会发现“多核”这个词越来越常见但大多数时候说的多核是ARM Cortex-A系列处理器那种跑Linux的多核或者是RISC-V的异构大小核。真正在小封装、低功耗、实时控制的8位/32位MCU领域玩多核的一只手数得过来而Parallax的Propeller几乎是这类产品里最有名的一个。2014年Parallax正式把Propeller 1多核MCU的完整设计以开源形式发布出来硬件描述文件、Boot ROM源码、开发工具链一并放出。这个消息在当时的创客圈和半导体爱好者社区里引起了不小的讨论因为它意味着你不仅能拿这颗芯片做产品还能直接看透它内部每一个逻辑门的接法甚至把它移植到FPGA上跑。这篇文章我就围绕这个开源设计把Propeller的架构思路、开源包里有什么、怎么把它跑起来以及实际用的时候会遇到哪些坑完整梳理一遍。适合对MCU内部实现感兴趣、想做并行协处理或者正在评估要不要在项目里用Propeller的开发者参考。1. 事件背景Parallax把看家产品开源了1.1 Parallax是谁Propeller是什么Parallax是一家总部位于美国加州的电子公司很多电子爱好者知道它是因为BASIC Stamp系列那是上世纪90年代末到2000年代初非常火的单片机开发板很多人入门硬件就是从那块小板子开始的。后来Parallax又推出了Propeller系列芯片主打的就是“多核并行”第一代Propeller 1型号是P8X32A一颗芯片内部集成了8个独立的处理器内核每个内核有自己独立的本地内存共享一块统一的Hub内存。这颗芯片可以工作在80MHz的系统时钟下单个COG的运算能力不高但8个COG同时各干各的不需要操作系统调度也不需要中断抢占在某些实时场景下反而比单核高频MCU更好写程序。之所以要聊这次开源是因为Parallax在MCU厂商里属于比较特别的一类。大多数芯片厂商对内部设计严格保密寄存器手册之外的东西一概不公开顶多给你加密的仿真模型。Parallax选择在2014年把P8X32A的完整Verilog硬件源码放出来等于把芯片的设计图纸摊开给你看。这在商业MCU公司里极其罕见也是这个项目到今天还被反复讨论的核心原因。从时间线梳理一下更清楚。Propeller 1芯片最早在2006年批量出货到了2014年Parallax开源硬件设计中间隔了8年。此时Propeller 2的开发已经启动团队需要把更多精力放到下一代上这时开源P8X32A既是给社区的回馈也是在为Propeller 2的生态做铺垫让第三方可以基于成熟的第一代设计开发工具、教学课程、FPGA移植版本。所以这次开源并不是什么商业困境下的无奈之举更像是一个走到产品成熟期后的主动选择。1.2 这次开源到底开源了什么很多人以为开源MCU设计就是放个GitHub仓库上去就完事了实际上Parallax做得比想象中完整。这次开源的仓库名是Propeller_1托管在GitHub的ParallaxInc官方账号下。仓库里包含了P8X32A顶层模块的完整Verilog硬件描述源码整个设计可以直接在常见的FPGA开发板上综合运行。除了RTL代码还有Boot ROM的汇编源码也就是芯片上电后运行在COG里的那段固件负责把外部SPI Flash或者EEPROM里的用户程序加载到Hub内存里。Boot ROM源码放出来之后你对芯片启动流程的理解就会从一个黑盒变成一条清晰的执行路径。许可证方面Parallax用的是BSD 3-Clause协议这是开源许可证里非常宽松的一种。意味着你可以看看、可以改、可以在自己的项目里使用甚至可以把修改后的代码做进商业产品里唯一的要求是保留版权声明并且不能用作者的名字做推广背书。对想做定制MCU或者教学实验的团队来说这个协议基本扫清了法律上的障碍。对比一下GPL那种传染性强的协议BSD 3-Clause对商业集成友好得多这也是社区里不少公司敢把它放进FPGA产品线的原因。硬件设计之外仓库还提供了仿真测试平台testbench和FPGA移植例程。你可以用Verilog仿真器直接在电脑上跑P8X32A的RTL仿真模拟指令执行、Hub内存仲裁、计数器模块这些行为。也可以把设计综合到Xilinx或Lattice的FPGA上生成一个软核Propeller。这个能力非常实用因为不需要等芯片到货就能先用开源设计在FPGA上验证软件逻辑跑通了再移植到真芯片开发效率提升很明显。2. 核心架构拆解为什么“多核”没有中断反而更好用2.1 8个COG加共享Hub程序怎么并行跑Propeller 1的内部结构可以简化成一句话8个各自为政的COG加一个所有人都要排队使用的Hub再加上一堆藏在每个COG里的专用外设。先看COG它是Propeller的计算核心。每个COG都是一个完整的32位处理器有自己的指令寄存器、算术逻辑单元、以及512×32位的本地RAM。注意这个本地RAM的地址空间是COG私有的别的COG访问不到想共享数据只能通过Hub RAM。这种设计的好处是每个COG执行自己的循环任务时不需要和其他COG争抢总线指令从本地RAM读取几乎是单周期执行确定性很高。坏处也很明显本地RAM只有2KB稍微复杂一点的程序就放不下你必须把代码和数据分散到Hub RAM里必要时还要通过Hub窗口去读。Hub RAM是32KB的共享内存所有COG都可以访问但同一时刻只能有一个COG完成对Hub的访问。Propeller采用的办法是时间片轮转仲裁8个COG按固定顺序排列每个COG在系统时钟周期内轮流获得一次访问Hub的机会。这里的周期不是指一次读或者一次写而是整个Hub访问窗口每个窗口包含多个系统时钟周期。实际效果就是任何时刻总有一个COG在访问Hub其他COG如果不需要访问Hub就可以继续执行本地指令一旦需要访问Hub就必须等到自己的时间片到来。这个机制让Hub访问的延迟是可预测的不会出现两个COG同时抢内存导致某个任务卡死的情况。除了32KB的Hub RAMPropeller还有一个用户不可直接操作的Hub ROM里面存了查表用的正弦表、启动代码等固定内容这里不展开细说。总的来看Propeller的内存模型就是一个分布式共享内存架构8个私有L1小内存加一个共享的L2大内存。理解这个模型之后写并行程序时思路就清晰了每个COG优先算自己的本地数据只有跨越COG边界做协作时才走Hub共享内存这样性能就不会被Hub仲裁拖垮。2.2 没有中断的玩法这个设计哲学有点东西很多第一次接触Propeller的嵌入式开发者都会问一个问题为什么这颗芯片没有中断在传统的MCU里中断是响应外部事件的主要手段定时器触发、串口收到数据、引脚电平变化都要靠中断来及时处理。没有中断难道要一直轮询吗结论是Propeller确实不提供传统意义上的全局中断控制器但它用多核并行绕过了“中断避免丢失事件”这个核心痛点。比如你要处理一个高频信号传统MCU的做法是信号触发中断CPU暂停当前任务跳转到中断服务函数处理完再跳回来。这个过程中的压栈、跳转、恢复现场需要不少时钟周期而且中断优先级处理不好还会出现嵌套问题。Propeller的思路是你直接分配一个COG专门等这个信号COG内部通过WAITPIN指令监听引脚变化一旦条件满足就继续执行下面的处理代码。这个COG不会干扰其他COG的任务也不需要保存任何上下文因为整个COG从启动那一刻起就只为这一件事服务。本质上是用一个硬件内核换取了代码的极简实时性。这种设计在需要多个独立节拍严格同步的场景下尤其好用。比如你同时控制8路电机每路PWM的频率和占空比都不一样用传统MCU单核来做中断服务函数里要处理8路独立状态机稍不留神优先级和时序就乱了。Propeller可以直接让8个COG各管一路电机相互之间不抢CPU时间基准完全由各自独立执行代码简单逻辑清晰调试起来也容易得多。当然没有中断也意味着有些场景不方便。比如数据密集型任务一个COG要不断从外部传感器读数据另一个COG负责把数据结果发送出去如果两者都需要频繁访问同一个Hub内存那就得小心设计访问时机否则会有等待和延迟。但这类问题属于工程权衡范畴而不是架构缺陷。设计Propeller的人在取舍上很明显选择了确定性优先宁可在极端情况下牺牲一点吞吐量也要保证多任务并行时没有意外延迟。这个哲学和许多工业控制里的“时间确定性”需求非常契合。我自己的体会是一旦适应了这种“每个任务一个COG”的写法再回去写带中断的单核程序会有一种从自由奔放回到规矩严明的感觉两种风格各有优势但Propeller确实把并行编程的门槛拉低了很多。2.3 特色外设计数器、视频生成器和IO接口Propeller如果只是8个普通RISC内核那它顶多是个偏向计算的小众芯片很难撑起那么多多媒体和控制项目。真正让它有辨识度的是每个COG里集成的硬件外设尤其是计数器和视频生成接口。计数器部分每个COG自带两个相同结构的计数器模块分别叫CTRA和CTRB。这两个计数器支持多种模式常见的有单端PWM输出、测频、正交解码、边沿计数、锁存输入等等。因为每个COG都有这样一对计数器所以这颗芯片最多可以同时输出16路独立的PWM波形或者同时解码8路正交编码器。对机器人控制这种需要多路PWM加多路编码器输入的场景来说几乎就是量身定做。你不需要外部扩展PWM模块也不需要让CPU软件模拟波形配置好计数器模式后硬件会自己维护CPU只负责在合适时机更新占空比参数。视频生成接口也是Propeller早年很受欢迎的功能。每个COG内含视频生成相关的寄存器配合计数器和软件配合可以直接输出NTSC或PAL电视信号的同步脉冲和图像数据。当年很多多媒体项目、复古游戏机复刻都用Propeller直接驱动CRT显示器或老式电视不需要额外的视频编码芯片。这在2006年同期MCU里是非常罕见的。虽然现在用HDMI显示器居多但这个能力在FPGA移植和教学场景中仍然很有趣可以用来学习视频时序的产生原理。IO接口方面Propeller 1提供32个通用IO引脚每个引脚可以独立配置为输入或输出内部有可编程的上拉电阻输出可以驱动标准TTL电平。另有一条专用I2C总线接口用于读取EEPROM启动数据。每个IO引脚的输入带有施密特触发器处理边沿信号时抗噪能力比普通缓冲器好一些。这些IO本身不复杂但配合COG内的计数器和视频接口组合起来能玩出很多花样比如模拟串口、模拟SPI、驱动WS2812灯带、读取旋转编码器等等全都在软件层面就能轻松实现。因为每个COG是独立运行的多个软件外设可以同时跑在不同的引脚组上互不干扰。3. 实操过程从Verilog源码到跑起来3.1 准备工具链和开发板想要动手尝试Propeller有两类路线。一类是直接用真实的P8X32A芯片买一块Parallax官方的Propeller开发板或者网上各种兼容板这类板子通常板载USB转串口加一个Propeller芯片插上USB线就能下载程序。另一类是走FPGA路线把开源设计综合到FPGA里这样不依赖实体芯片库存还能顺便看看RTL代码长什么样。两条路线并不冲突我建议先准备真实开发板做软件验证再用FPGA跑RTL做深入理解成本都不高。软件工具链方面历史上Parallax官方的Propeller Tool是个Windows平台的IDE用起来有些年头感。现在社区更推荐FlexProp这是一个跨平台的开源编译器工具链支持Spin语言、C语言和Propeller AssemblyWindows、Linux、macOS都能跑。FlexProp自带命令行工具可以编译、上传、调试配合VS Code之类的编辑器非常顺手。安装方式很简单到FlexProp的GitHub发布页下对应平台的压缩包解压到任意目录即可依赖很少不像很多现代嵌入式工具链动辄几个G的SDK。如果你走FPGA路线还需要一个FPGA开发板我用的是Lattice的iCEstick和Xilinx的Spartan-6两个平台都能跑官方提供的移植例程。综合工具分别是Lattice Radiant/Diamond和Xilinx ISE/Vivado。注意Propeller 1的设计比较老用新版本Vivado综合时要留意Warnings个别旧代码写法在新工具里可能不推荐但通常不影响最终结果。3.2 获取设计文件并完成许可证核对硬件设计开源的仓库地址是ParallaxInc/Propeller_1直接用git clone拉取即可。仓库根目录下有几个关键目录rtl目录存放P8X32A的Verilog源码仿真目录存放testbenchfpga目录存放FPGA移植工程软件目录里还有Boot ROM的汇编源码。第一次打开rtl目录你会看到一堆以p8x32a开头的文件比如p8x32a.v、ram.v、rom.v、cog.v等等。顶层模块名就是p8x32a引脚定义都集中在顶层模块里这样你替换FPGA的约束文件时只需要关注顶层接口。拿到代码后第一件事不是看源码而是读许可证。仓库根目录有LICENSE文件内容如前面所述是BSD 3-Clause。如果你的目的是做商业集成比如把Propeller核做成ASIC或者放进自有FPGA固件里记得在交付物里保留版权声明。这个步骤看起来很形式化但商业项目里许可证合规是法律底线我在社区见过有人拿开源设计做产品却漏了许可证声明后来被要求下架整改的教训所以别跳过这一步。在继续往下之前最好先在电脑上跑一次RTL仿真确认工具链正常。仓库里有现成的testbench用Icarus Verilog或者ModelSim都能跑。仿真时加载P8X32A的顶层模块然后向芯片模型里加载一份编译好的二进制程序观察COG执行指令、访问Hub内存、翻转IO引脚的波形。跑通之后你会对Propeller的内部时序有一个直观认识再去看代码就轻车熟路了。3.3 在FPGA上跑一个最小Propeller系统目标是把开源RTL综合到FPGA里跑一个最小系统让一个COG翻转某个引脚用示波器或逻辑分析仪看到方波。首先是创建FPGA工程。以Xilinx ISE为例新建工程后把rtl目录下所有.v文件加入工程顶层模块设为p8x32a。约束文件里需要定义16个引脚分别对应芯片的CLK、RESET、8个COG共用的IO引脚等。Propeller 1实际有32个IO引脚和一个外部时钟输入引脚但最小系统只需要很少几个IO其余可以先悬空或者绑定到LED。外部时钟频率可以选5MHz或者10MHz的晶振芯片内部通过PLL倍频到工作频率。综合布局布线完成后把bit文件烧录进FPGA。此时Propeller核已经运行起来了但它还没有用户程序Boot ROM会去读取外部SPI Flash如果找不到有效程序就空转。所以下一步是利用FlexProp编译一个简单的程序并通过Propeller的加载协议写入。在FPGA环境里程序加载可以通过UART口完成需要把Propeller的RX/TX引脚接到电脑串口或者USB转串口。FlexProp的serial上传命令会先把Boot ROM内部的加载代码唤醒再把用户程序写入Hub RAM让指定COG开始执行。整个过程和真实芯片下载程序几乎一样因为软核和硬核共享同一套Boot ROM逻辑。我第一次在FPGA上跑通这个流程时把8个COG的IO引脚各接一个LED让每个COG以不同的频率翻转电平8个LED各闪各的互不干扰非常直观地展示了多核并行。如果你手头有逻辑分析仪建议同时抓几个COG的IO波形对比它们的时序关系可以看到每个COG完全独立工作在各自的循环里这正是Propeller的灵魂所在。3.4 编写并行程序8核点灯接下来动手写一个能在8个COG上同时跑的程序。官方原生语言是Spin语法类似Pascal和Python的混合体写起来上手很快。下面这个例子就是Propeller初学者最经典的8核流水灯程序每个COG独立控制一个LED按自己的频率闪烁。CON _clkmode xtal1 pll16x _clkfreq 80_000_000 VAR byte cog_id[8] long stack[8][16] PUB main | i dirb : $FF 将Port B低8位设为输出 repeat i from 0 to 7 cog_id[i] : cognew(blink(i), stack[i]) PUB blink(pin) | timer, half half : clkfreq / 4 timer : cnt repeat outb[pin] : 1 waitcnt(timer half) outb[pin] : 0 waitcnt(timer half)代码逻辑不复杂main函数先设置引脚方向然后循环启动8个COG每个COG执行blink函数参数是引脚编号。blink函数里用cnt系统计数器做延时waitcnt等待指定的时钟周期数实现占空比50%的方波。所有COG启动之后main函数自身所在的COG也进入一个空循环保持程序不退出。这样8个LED以相同频率闪烁但因为是各自独立执行的输出之间可能有微小的相位差正好体现了“多核并行”的含义。如果你想看到更复杂的并行效果可以把blink函数改成每个COG的延时参数不同比如让第0个COG 200ms翻转一次第1个400ms翻转一次依次递增。这样8个LED的闪烁频率各不相同看起来就像波浪一样。这个例子虽然简单但它已经完整覆盖了Propeller并行编程的核心流程定义任务函数、分配栈空间、用cognew启动新COG。之后无论你是做多路串口解析、多路PWM输出还是多传感器采集套路都是这一套。FlexProp的C语言支持也越来越完善如果你习惯C语法可以用C写同样的逻辑。C版本的代码结构更贴近熟悉嵌入式开发的人但Spin语言在Propeller社区里资料更丰富很多老项目都是用Spin写的建议至少能读懂Spin再根据偏好选择主力语言。4. 常见问题与排查技巧实录4.1 快速排查速查表我整理了一份自己在用Propeller开发过程中经常遇到的故障表做成速查格式方便查阅。现象可能原因排查方法程序上传后无任何输出波特率不匹配或TX/RX接反检查USB转串口接线确认Boot ROM加载波特率某个COG不执行任务COG启动失败或栈空间不足检查cognew返回值确认stack数组大小所有COG同时卡死共享内存死锁或总线访问冲突检查Hub RAM访问时序减少COG间共享访问IO引脚输出电平异常方向寄存器未配置确认dira/dirb赋值正确计时不准延时有偏差时钟频率配置错误核对_clkfreq和PLL倍频参数外部中断信号响应慢未用专用等待指令用WAITPIN或WAITPEQ替代轮询循环FPGA实现时高温或布线困难顶层模块管脚约束不合理检查约束文件避免把高速时钟引脚映射到普通IO这个表格只是排查入口具体问题还是要结合波形和数据手册逐项分析。Propeller官方文档Parallax Propeller 1 Manual写得比较详尽寄存器描述和时序图都有遇到疑难问题优先翻文档。4.2 深挖两个典型坑第一个坑是Hub RAM访问延迟。很多从单核MCU转过来的开发者默认全局变量访问和本地变量一样快但在Propeller里不是这样。Hub RAM的共享访问受时间片仲裁影响平均延迟比本地RAM大很多。如果你的代码在某个COG里频繁读写Hub RAM性能会明显下降。我做了一个数据抓取的协处理器刚开始把缓冲数组放在Hub RAM里每个数据包进来都往Hub里写结果处理速度赶不上数据率一度以为是输入信号问题。后来换成邮箱式设计传感器COG先把数据攒在本地RAM满一帧再一次性搬进Hub RAM处理速度立刻上来了。这个经验可以复用凡是高频访问的数据都优先放在COG本地RAMHub RAM只做低频交互。第二个坑是Boot ROM加载协议。FPGA环境里跑Propeller软核时Boot ROM负责接收程序并写入Hub RAM但它的串口接收波特率对时钟精度要求比较高。如果FPGA的外部时钟频率不准确或者PLL配置有误串口数据就会出现比特错位程序上传失败。解决办法是先测试Boot ROM自身的串口回环确认波特率无误再尝试加载用户程序。使用FlexProp时可以选择不同的加载波特率从9600到115200都试一下很多时候不是硬件问题只是Boot阶段波特率不匹配而已。这些坑在我真实项目中花了不少时间才摸清楚。现在回头看其实都是因为对Propeller的内存模型和启动流程理解不够深入。所以我的建议是入手Propeller之后第一周不要急着写业务代码先花点时间读架构手册把Hub仲裁、COG启动、Boot加载这三件事吃透后面的开发效率会成倍提升。5. 应用场景与扩展方向5.1 适合用Propeller的场景Propeller这套多核架构最适合的是那种“多个独立事件需要并行处理、每个事件逻辑不复杂、对实时性要求高”的应用。典型场景之一是机器人控制。一台机器人通常有多个电机、多个编码器、多个测距传感器如果每个执行机构都分配一个COG管理代码写起来非常直观。比如你的差分驱动小车左轮电机用COG 0右轮电机用COG 1激光雷达数据解析用COG 2姿态传感器读取用COG 3每个COG独立循环数据通过Hub RAM交换。这样每个控制回路都不受其他任务拖累单步延迟非常稳定对闭环控制尤其友好。另一个场景是多媒体信号生成。因为每个COG里的视频生成接口和计数器Propeller很适合做复古视频信号输出、简单游戏机、LED点阵屏驱动这类需要精确定时的项目。你可以让一个COG专门负责扫描LED的行列刷新另一个COG计算动画帧两个COG并行画面刷新率能做到很稳。对于软串口的需求Propeller也能轻松消化8个COG就意味着你可以同时运行8路不同波特率、不同数据格式的软件串口这在多传感器汇聚节点里非常实用。教育领域也是Propeller的强项。开源设计之后高校计算机组成原理课程、FPGA实验课都可以拿Propeller的Verilog源码做教学案例学生可以直接观察多核处理器内部每个模块的实现还能动手修改RTL加一条自定义指令这种实验深度是普通MCU课程达不到的。5.2 什么场景别用PropellerPropeller虽然有意思但不是万金油。如果你的项目依赖成熟的软件生态比如要跑Linux、要使用大量第三方库那就完全不合适Propeller是裸机MCU没有MMU也跑不了通用操作系统。如果你需要大规模浮点计算它也不是好选择8个COG累加起来的算力也不如一颗带FPU的Cortex-M4F而且Propeller 1没有硬件除法单元做复杂数学运算会比较吃力。还有一点要考虑的是功耗。Propeller 1的每个COG虽然在单任务场景下效率不错但它本质上还是并行全速运行的核心低功耗模式下全部闲置时功耗可以降低但运行状态下几个COG全开功耗会比同等性能的单核MCU偏高。如果你的产品依赖电池且大部分时间在睡眠需要认真评估睡眠模式和唤醒逻辑。另外Propeller 1没有硬件加密模块、没有DMA控制器涉及大量高速数据传输时只能用软件方式模拟效率有限。综合来看Propeller适合做控制逻辑复杂但单点吞吐量不高的边缘处理器不适合做高吞吐的数据处理中心。5.3 下一站可以看什么如果你看完这篇文章对Propeller产生了兴趣下一步有两个方向可以深入。一个是研究Propeller 2。Parallax在2019年左右正式发布了Propeller 2内部集成16个COG运行频率提升到320MHzIO引脚全部支持智能引脚特性可以在硬件层面实现各种通信协议。Propeller 2还引入了更多的指令集扩展和协处理器功能性能比第一代提升非常明显。但因为架构变化大它没有完全兼容Propeller 1的代码迁移时需要注意。另一个方向是继续深入开源设计本身。你可以拿到P8X32A的RTL试着修改它比如增加一条自定义指令或者改变Hub RAM的容量再在FPGA上验证自己的修改。这种级别的实验在商业MCU生态里几乎不可能做到但Propeller开源让它变得完全可行。如果你对芯片设计感兴趣这绝对是最低成本的入门路径之一。最后再分享一个小技巧。用FlexProp开发时编译输出窗口里除了错误信息还会给出每个COG的栈使用情况可以利用这个信息调整stack数组大小避免栈溢出导致的隐性Bug。实际开发时很多“莫名其妙”的故障最后查下来都是COG栈顶越界把旁边数据踩坏了。所以一听到程序偶尔跑飞先检查每个COG的栈深这个习惯能帮你省下大把调试时间。