芯片产业一直追求把晶体管做得更小但晶体管微缩也带来了一个棘手问题漏电。晶体管中有一层“栅介质层”位于栅极与半导体之间负责通过电场控制晶体管的开关。传统材料是二氧化硅。当它变得极薄时电子会通过量子隧穿穿过绝缘层导致栅极漏电增加功耗和可靠性问题随之加剧。解决办法之一是采用高介电常数材料。氧化钇Y₂O₃就是其中受到广泛研究的候选材料。它的相对介电常数通常约为1015明显高于SiO₂的约3.9同时具有较大的带隙和较好的热稳定性。由于介电常数更高工程师可以使用物理厚度更大的绝缘层却获得接近超薄SiO₂的电容控制能力从而在降低量子隧穿漏电的同时保持良好的晶体管性能。氧化钇薄膜可以通过原子层沉积等技术在晶圆表面精确制备纳米级薄膜。ALD能够逐周期控制薄膜厚度非常适合制造超薄介电层。不过需要注意氧化钇目前并不是先进逻辑芯片的主流栅介质。现代先进CMOS主要采用氧化铪及其相关材料体系与金属栅共同构成高介电常数/金属栅结构。氧化钇更多是重要的研究和候选材料。因此氧化钇虽然没有成为先进芯片中的“主角”却是高介电常数栅介质研究中不可忽视的一员。它代表了半导体产业利用新型介电材料应对量子隧穿、漏电与晶体管微缩极限的重要探索。出自Y202608