布线是 PCB 设计的核心环节，DRC 自动检查仅能拦截短路、间距类显性问题，串扰、阻抗突变、回流路径断裂等隐性缺陷必须人工专项审查。本篇从普通信号线、高速差分信号、电源地系统三个维度，梳理布线阶段完整审查流程，兼顾电气性能与量产工艺适配性。

​一、基础电气布线规则审查

先清空 DRC 告警逐项闭环：线宽匹配载流需求，大电流主干走线按照 IPC‑2221 标准核算宽度，杜绝突然收窄形成电流瓶颈；走线拐角统一 45° 或圆弧过渡，禁止 90° 直角引发阻抗突变与电场聚集；相邻信号层走线垂直正交，削弱层间串扰；普通单端信号线执行 3W 间距规则，时钟等强干扰信号升级为 5W 间距。过孔合规性核查：大电流回路采用多过孔并联分担电流；高速信号单条线路过孔数量不超过 2 个，减小 stub 残桩效应；信号过孔就近搭配接地缝合过孔，缩短高频回流环路；焊盘上禁止随意叠加过孔，避免焊接漏锡虚焊；内层过孔统一使用十字热焊盘，预留压合树脂流通通道。

二、高速信号专项审查（SI 信号完整性）

差分对等长、等间距、平行布设，长度误差控制在规格允许范围，例如 USB 差分误差≤5mil、DDR 差分误差≤10mil；差分间距全程一致，保障差分阻抗稳定维持 100Ω；高速信号线下方参考地层完整连续，严禁跨越地层分割缝隙，防止回流路径绕行放大串扰。DDR 分组等长严格按照地址组、数据组、时钟组分别管控，仅计算芯片封装外部走线长度；高速链路周边布设接地保护走线，每隔 80mil 布设接地过孔；高频走线远离功率电感、开关节点等强干扰区域。阻抗管控对照板厂叠层参数，线宽线距匹配 50Ω 单端、100Ω 差分阻抗设计值。

三、电源完整性 PI 与铺铜审查

地层优先保持大面积完整连续，仅多路电压场景分割电源层；铺铜清理死铜、孤立碎铜，避免应力失衡引发板材翘曲；大面积铜箔均匀布设十字释放槽，预防压合分层气泡；不同电压域分割间距满足耐压爬电距离，拐角平滑无锐角电场集中。数模混合板核查回流隔离：数字回流与模拟回流分区流动，不共用狭长公共通道；芯片周边地铜通过密集过孔连通内层地层，压低电源回路阻抗；电源主干过孔阵列排布，垂直导电通道充足，满载工况压降可控。

四、工艺适配细节核查

走线远离板边，边缘铜箔预留安全距离；V‑Cut 分板区域无走线、过孔；测试点直径≥0.8mm，无阻焊覆盖便于探针测试；采样信号单独布线直达采样电阻两端，杜绝公共走线压降干扰采样精度。

布线阶段审查不能依赖 DRC 一键完成，必须人工分层核验基础布线规范、高速信号完整性、电源完整性三类指标。显性电气缺陷靠工具拦截，隐性回流、阻抗、串扰问题靠专项人工排查。对照本篇教程逐项验收布线成果，可有效规避高速误码、电源压降超标、局部过热等量产高频故障，是 PCB 设计审查中至关重要的一环。