constraints.xdc 配置依据核查记录
- 被核查文件：
fpga/vitis/xcku5p/build/constraints/constraints.xdc - 目标板卡：RK-XCKU5P-F V1.2（搭载
xcku5p-ffvb676-2-i） - 移植母本：
fpga/pynq/rfsoc-pynq/build/constraints/constraints.xdc（NVIDIA Holoscan Sensor Bridge 参考工程） - 核查日期：2026-07-26
1. 依据资料清单
板级资料（fpga/vitis/）
| 资料 | 用途 |
|---|---|
RK-XCKU5P-F V1.2原理图.pdf（共 20 页） | 引脚网络、电源（VCCO）、时钟电路、按键电路、QSFP28 连接器 |
RK-XCKU5P-F V1.2管脚定义.xls | 官方管脚定义（QSFP28 / 其他 等工作表） |
原理图关键页码：p.3 = Bank 64/65 符号与 VCCO_64/65；p.5 = Bank 84/86 符号与 VCCO_84/86；p.6 = GTY Quad 224/225 符号；p.12 = 时钟电路（SYS CLK / QSFP28 CLK）；p.15 = QSFP28 连接器；p.16 = KEY/LED/40PIN/MIPI。
厂商文档（fpga/vitis/xcku5p-rfsoc_4x2-docs/）
| 文档 | 引用内容 |
|---|---|
| UG575《UltraScale Device Packaging and Pinouts》 | XCKU5P FFVB676 Bank/GT Quad 布局（Figure 1-89） |
| UG571《UltraScale SelectIO Resources》 | HP Bank 可用 I/O 标准（Table 1-42）、AC 耦合差分时钟输入电路（Fig 1-83） |
| UG578《UltraScale+ GTY Transceivers》 | GTY 参考时钟必须外部 AC 耦合（Reference Clock Checklist） |
| DS922《Kintex UltraScale+ Data Sheet》 | GTY 最大线速率（Table 63）、HP Bank 互补差分 DC 电平（Table 14） |
| PG203《UltraScale+ Integrated 100G Ethernet Subsystem (CMAC)》 | CAUI-4 收发器选择规则（Ch.3 Transceiver Selection Rules） |
工程内文件
| 文件 | 引用内容 |
|---|---|
fpga/vitis/xcku5p/build/ip/bd_gen.tcl | CMAC（CAUI4、156.25MHz 参考钟）与 clk_wiz 配置 |
fpga/vitis/xcku5p/rtl/top/FPGA_top.sv | 端口定义、RESET 取反逻辑（board_rst_h = ~RESET） |
fpga/vitis/xcku5p/rtl/eth_100gb/eth_100gb_top.sv | BD 时钟输出用途（clk_out1=50MHz/APB，clk_out2=100MHz/PTP） |
2. 管脚约束逐项核查
2.1 ETH_REFCLK_P/N（GT 参考钟，Quad 225）
| 端口 | XDC 引脚 | 板卡网络 | 器件引脚功能 | 结论 |
|---|---|---|---|---|
| ETH_REFCLK_P | V7 | GT_CLK156P25_P | MGTREFCLK0P_225 | ✔ 正确 |
| ETH_REFCLK_N | V6 | GT_CLK156P25_N |
 agent和组件)