1. DMA控制器核心机制深度剖析

在嵌入式系统开发中，直接内存访问（DMA）控制器是提升系统性能、解放CPU负担的关键硬件模块。它就像一位高效的后勤主管，专门负责在内存和各类外设（如UART、SPI、ADC）之间搬运数据，而无需CPU这位“总经理”亲自过问每一个字节的搬运细节。理解DMA控制器的工作机制，尤其是块传输、地址对齐和通道优先级这三大核心，是进行高性能、低功耗嵌入式系统设计的基石。很多开发者仅仅停留在“配置源地址、目标地址和长度”的层面，一旦遇到传输效率低下、数据错位或者多通道竞争导致系统卡顿的问题就束手无策。今天，我们就结合TI CC35xx这类无线MCU的DMA控制器实例，把这些底层机制掰开揉碎了讲清楚，让你不仅能配置，更能调优。

DMA的价值远不止“减少CPU占用”这么简单。在实时音频处理、高速数据采集（如摄像头传感器）、无线通信协议栈（Wi-Fi/蓝牙数据包搬移）等场景中，DMA的稳定性和效率直接决定了系统的整体性能和响应延迟。一个配置不当的DMA，可能会成为系统中最隐蔽的性能瓶颈。因此，掌握其内部运作逻辑，对于从事驱动开发、系统架构或性能优化的工程师而言，是一项必备技能。本文将从最实际的块传输拆分逻辑讲起，逐步深入到非对齐访问的硬件处理策略，最后剖析多通道间的仲裁与优先级机制，并辅以寄存器级的配置详解和实战避坑指南。

2. 块传输（Block Transfer）的拆分逻辑与效率权衡

块传输是DMA提升效率的核心手段。其基本思想是：DMA控制器将一次大的数据传输任务（称为一个Job）划分为多个更小的、固定大小的“块”（Block）来进行。每次DMA请求（通常由外设触发）会搬移一个完整的数据块，而不是一个字节或一个字。这减少了总线仲裁和控制的次数，从而提升了总线利用率和整体吞吐量。

2.1 块传输的基本工作流程

一个DMA传输作业（Job）包含三个核心参数：传输总字节数（Transaction Bytes）、字大小（Word Size，如8位、16位、32位）和块大小（Block Size，以字为单位）。DMA控制器内部的工作流程可以概括为以下几步：

1. 初始化：CPU配置好通道的源地址指针、目标地址指针、总传输字节数、字大小和块大小，然后发出“启动（RUN）”命令。
2. 块传输循环：DMA控制器开始工作。只要剩余待传输的字节数大于或等于一个块所包含的字节数，控制器就会以“块”为单位发起传输。每次传输消耗一个来自外设的DMA请求（如果使能了硬件流控）。
3. 尾部处理：当剩余字节数不足一个完整的块时，就进入了尾部处理阶段。此时的行为取决于BURSTREQ（突发请求）寄存器的配置，这是影响效率的关键点之一。
4. 完成与中断：当所有字节传输完毕，DMA控制器会更新状态寄存器，并可选择性地产生一个完成中断，通知CPU任务已完成。

2.2 块大小与剩余字节的精确计算

理解DMA如何拆分任务，关键在于掌握其内部的“算术”。我们通过两个来自技术手册的经典例子来解析：

例1：UART接收30字节，字大小8位，块大小4字

• 已知条件：
  • 字大小（Word Size）：8位 = 1字节/字。
  • 总数据量：30字节 = 30字（因为1字=1字节）。
  • 块大小（Block Size）：4字。
  • 每个块传输的字节数：4字 * 1字节/字 =4字节。
• 计算过程：
  1. 完整块传输次数：30字节 / 4字节每块 = 7块， 传输7 * 4 = 28字节。
  2. 剩余字节：30 - 28 = 2字节。
  3. 由于剩余2字节（2字）小于块大小（4字），DMA将进入单字传输模式。
• 最终传输序列：7次块传输（每次4字节） + 2次单字传输（每次1字节）。总共9次事务（Transaction）。

例2：SPI接收40字节，字大小16位，块大小8字

• 已知条件：
  • 字大小（Word Size）：16位 = 2字节/字。
  • 总数据量：40字节 =40字节 / 2字节每字 = 20字。
  • 块大小（Block Size）：8字。
  • 每个块传输的字节数：8字 * 2字节/字 =16字节。
• 计算过程：
  1. 完整块传输次数：20字 / 8字每块 = 2块， 传输2 * 16 = 32字节（或2 * 8 = 16字）。
  2. 剩余字数：20 - 16 = 4字。
  3. 剩余4字小于块大小8字，进入单字传输模式。
• 最终传输序列：2次块传输（每次16字节） + 4次单字传输（每次2字节）。总共6次事务。

关键点：DMA内部是以“字（Word）”为基本计数单位来处理块大小和剩余量的。计算时，务必先将总字节数根据字大小转换为总字数，再与块大小（以字为单位）进行运算。

2.3BURSTREQ标志位：优化尾部传输的关键

在尾部处理阶段，手册中提到一个关键寄存器位：TCTL.BURSTREQ（突发请求使能）。它的行为逻辑如下：

• BURSTREQ = 0（默认/典型情况）：当剩余待传输字数小于配置的块大小时，DMA控制器将自动切换为单字传输模式。此时，每个外设的DMA请求只会触发传输一个字的数据。正如上面两个例子所展示的。这种模式兼容性最好，确保任何长度的传输都能完成。
• BURSTREQ = 1：此模式用于性能优化。当你知道即使剩余数据量不足一个块，外设仍然会发出一个“块请求”信号时，可以启用此位。启用后，DMA控制器会等待一个完整的块请求到来，然后将所有剩余的字在一次传输中全部搬完。这避免了将一次物理上连续的请求拆分成多次单字传输带来的总线开销和延迟。

何时使用BURSTREQ=1？想象一个场景：你通过DMA从ADC读取数据到一片循环缓冲区（Circular Buffer）。缓冲区大小是块大小的整数倍。即使最后一次传输的数据量可能不恰好填满缓冲区末尾，但ADC模块可能仍然会以一个固定的速率（对应块大小）产生数据就绪信号。此时，启用BURSTREQ可以让DMA在最后一次传输时“吃下”整个请求，最大化总线突发传输效率，尤其在对总线带宽敏感或需要严格定时的情况下。

配置示例与注意事项：

// 假设配置CH0的传输控制寄存器 (CH0TCTL) volatile uint32_t *dma_ch0_tctl = (volatile uint32_t *)0x4000100C; // CH0TCTL地址 // 设置BURSTREQ位（第16位）为1，同时配置其他位（如传输字节数） uint32_t tctl_value = (1 << 16); // 设置BURSTREQ // ... 配置其他位，例如 TRANSB（传输字节数） *dma_ch0_tctl = tctl_value;

注意：滥用BURSTREQ=1可能导致问题。如果外设在最后一次传输时没有产生块请求（例如，UART的FIFO只剩3个字节，但块大小是4），DMA可能会一直等待，导致传输挂起。因此，使用前必须确认外设的DMA请求信号生成逻辑与你的块大小设置严格匹配。

3. 地址对齐（Address Alignment）支持与硬件行为

内存访问对齐是计算机体系结构中的一个基本概念。对齐的访问（例如，在32位系统上访问0x0、0x4、0x8等地址）通常可以由处理器在一个总线周期内完成，而非对齐访问（如访问0x1、0x3）可能需要拆分成多个周期，由硬件或软件处理，这会导致性能下降甚至引发硬件异常。

3.1 DMA对齐支持概述

幸运的是，许多现代DMA控制器（如CC35xx的DMA）在硬件层面提供了对非对齐访问的支持，这极大地简化了驱动开发。根据手册，当使用32位字长时，该DMA控制器支持：

1. 非对齐的起始地址：源或目标地址不是字大小（4字节）的整数倍。
2. 非对齐的作业大小：需要传输的总字节数不是字大小的整数倍。

控制器内部会自动处理这些情况，将非对齐的访问分解为一系列对齐的内存操作，对软件完全透明。这让你在定义数据缓冲区时更加灵活，无需为了对齐而浪费内存或进行复杂的数据重整。

3.2 四种对齐场景的传输分解

手册中的表格清晰地定义了四种组合情况。我们假设字大小为32位（4字节），并引入两个概念：

• 对齐的地址：地址值能被4整除（地址低2位为0）。
• 对齐的作业大小：总字节数能被4整除。

下表总结了DMA控制器在不同场景下的内部操作：

3.3 场景实例详解与内存访问视图

让我们通过手册中的例子，可视化地理解这些规则：

场景1：地址对齐(0x0)，作业大小对齐(16字节)

• 这是最简单的情况。16字节正好是4个32位字。
• DMA会发起4次对齐的32位读写，每次访问地址0x0, 0x4, 0x8, 0xC。

场景2：地址对齐(0x0)，作业大小非对齐(13字节)

• 总字节13，不是4的倍数。
• DMA会先进行3次完整的32位传输（0x0, 0x4, 0x8），搬移12字节。
• 最后一次传输，由于只剩1字节，它仍然会访问对齐地址0xC，但只读写该地址的第一个字节（Byte 0），而忽略高位的3个字节（Byte1-3）。硬件会自动处理字节使能信号。

场景3：地址非对齐(0x1)，作业大小非对齐(14字节)

• 起始地址0x1（低2位为01），非对齐。
• 第一次传输：从0x0地址开始（硬件向下对齐到最近的4字节边界），但只传输目标数据的前3个字节（位于0x1, 0x2, 0x3）。这是一次“非对齐且小于字”的传输。
• 接着，DMA会进行对齐的块传输，直到处理剩余数据。
• 最后一次传输：假设剩余数据导致最后一次访问也不对齐，它会处理末尾的零散字节。

场景4：地址非对齐(0x1)，作业大小非对齐(15字节)

• 与场景3类似，但由于总字节数的巧合，最后一次传输的地址可能恰好对齐。
• 例如，传输15字节，从0x1开始。第一次传3字节（0x1-0x3）。后续对齐传输。最后可能剩余的数据正好从某个对齐地址开始，但数量不足4字节。

核心要点：DMA硬件通过“首尾特殊处理，中间批量对齐”的策略，在保证功能正确的前提下，最大限度地维持了传输效率。作为开发者，你无需在软件中手动拆分非对齐访问，这避免了额外的代码开销和潜在错误。

3.4 对齐相关的编程考量

尽管硬件支持非对齐，但在设计系统时仍有最佳实践：

1. 性能优先：尽可能确保缓冲区地址和传输长度都是字对齐的。这能保证每一次总线访问都是最高效的。
2. 数据结构对齐：在C代码中定义用于DMA传输的结构体或数组时，使用编译器指令（如GCC的__attribute__((aligned(4)))）来强制对齐。
3. 内存池管理：从对齐的内存池（例如，许多RTOS提供的内存分配器）中分配DMA缓冲区。
4. 长度计算：在计算需要传输的数据长度时，如果数据源本身是非对齐的（例如，网络数据包），接受硬件处理非对齐的事实，但要在性能预期上留有余地。

4. 通道优先级与仲裁机制：避免饥饿与优化调度

当一个DMA控制器拥有多个通道（如CC35xx的14个通道）时，如何公平且高效地在多个同时发起请求的通道间分配总线带宽，就成了关键问题。CC35xx的DMA控制器采用了一种混合优先级轮询（Hybrid Priority Round-Robin）的仲裁机制。

4.1 仲裁机制详解

1. 轮询（Round-Robin）仲裁：这是默认的基础策略。控制器按照通道编号顺序（0, 1, 2, …）依次检查每个通道是否有传输请求。服务完当前通道的一个**块（Block）**后，就移动到下一个有请求的通道。这保证了所有通道都能获得基本的服务机会，避免了低编号通道独占资源。

2. 高优先级通道：系统允许用户将最多2个通道设置为高优先级。通过配置PRIOCFG寄存器的CH1ST（第一优先级）和CH2ND（第二优先级）字段来实现。

   • 第一优先级（CH1ST）：拥有最高的仲裁权。
   • 第二优先级（CH2ND）：优先级次之。
   • 高优先级通道的仲裁权高于所有普通轮询通道。

3. 防饥饿机制（Max Consecutive Blocks）：为了防止高优先级通道完全“饿死”低优先级通道，控制器引入了PRIOCFG.MAXBLOCKS（最大连续块数）配置。这个值定义了高优先级通道可以连续执行多少个块传输，之后必须让出仲裁权，给轮询队列中的通道一个服务机会。

4.2 仲裁流程实例分析

手册中给出了两个精妙的例子，我们结合配置来解析：

系统配置：

• 通道1（CH1）设置为第一高优先级。
• 通道4（CH4）设置为第二高优先级。
• 其他通道（CH0, CH2, CH3, CH5…）为普通轮询通道。
• 所有通道都持续有传输请求。

例A：MAXBLOCKS = 4

• 仲裁序列：1, 1, 1, 4, 2, 3, 5, 1, 1, 1, 4, 6, 7, 8, 1, 1, 1, 4, 9, 10, 11...
• 过程解析：
  1. 首先服务第一优先级CH1，连续执行3个块（因为CH1连续请求了3次）。
  2. 然后服务第二优先级CH4，执行1个块。
  3. 此时，高优先级通道已连续服务了3+1=4个块，达到了MAXBLOCKS的限制。因此，仲裁器切换到轮询模式。
  4. 从通道0开始轮询，发现CH0无请求，CH1/CH4是高优先级暂不轮询，CH2有请求，故服务CH2。接着是CH3，CH5。
  5. 轮询一圈后（或根据实现，可能服务完一个轮询通道后），重新回到高优先级仲裁。再次服务CH1三次，CH4一次，达到限制后，再次进入轮询（服务CH6, CH7, CH8...）。

例B：MAXBLOCKS = 3

• 仲裁序列：1, 1, 1, 2, 4, 3, 5, 1, 1, 1, 6, 4, 7, 8, 1, 1, 1, 9, 4, 10, 11...
• 过程解析：
  1. CH1连续执行3个块后，立即达到MAXBLOCKS=3的限制。
  2. 仲裁器不服务CH4，而是直接进入轮询模式，服务普通通道CH2。
  3. 服务完CH2后，由于高优先级限制已重置（？），或者根据特定规则，此时第二优先级CH4获得服务。
  4. 然后继续轮询CH3，CH5。
  5. 下一轮高优先级服务时，CH1再次执行3个块，然后轮询到CH6，接着是CH4，再轮询CH7、CH8...

对比与启示：MAXBLOCKS的设置像一个“闸门”，严格控制了高优先级通道的“连续霸占”时间。MAXBLOCKS=4时，CH1和CH4可以组合连续占用4个块周期；而MAXBLOCKS=3时，CH1自己用完3个额度后就必须让位，CH4的调度时机也发生了变化。这需要开发者根据通道数据流的实时性要求精心调整。

4.3 优先级配置实战与寄存器操作

配置通道优先级主要通过PRIOCFG寄存器（偏移地址0x18）：

// 定义PRIOCFG寄存器地址 #define DMA_PRIOCFG_REG (*(volatile uint32_t *)0x40000018) void configure_dma_priority(void) { uint32_t prio_cfg = 0; // 1. 启用优先级通道功能（第0位） prio_cfg |= (1 << 0); // PRIOEN = 1 // 2. 设置第一优先级通道为通道1（第11-8位） prio_cfg |= (1 << 8); // CH1ST = 1 // 3. 设置第二优先级通道为通道4（第19-16位） prio_cfg |= (4 << 16); // CH2ND = 4 // 4. 设置最大连续块数为8（第28-24位）。0x1F表示无限制，这里设为8。 prio_cfg |= (8 << 24); // MAXBLOCKS = 8 // 5. 写入寄存器 DMA_PRIOCFG_REG = prio_cfg; }

配置策略建议：

• 高实时性通道设高优先级：例如，音频I2S的TX/RX通道、显示器的帧缓冲区刷新通道，对延迟敏感，应设为高优先级。
• 大块传输通道慎用高优先级：进行大量内存拷贝的通道如果设为高优先级且MAXBLOCKS设置过大，会长时间阻塞其他通道，影响系统整体响应。可以考虑使用较大的块大小，但放在轮询队列中。
• MAXBLOCKS的权衡：值太小，高优先级通道可能无法及时传输关键数据；值太大，又会导致低优先级通道饥饿。需要通过实际场景的带宽和延迟要求来测试确定。对于需要极低延迟的通道，甚至可以设置为0x1F（无限制），但必须确保其不会持续占用总线。

5. DMA通道的完整配置流程与核心寄存器解析

理解了核心机制后，我们来看如何通过寄存器编程，让一个DMA通道动起来。CC35xx的每个DMA通道都有一套独立的寄存器组，地址偏移以0x1000递增（如CH0在0x1000，CH1在0x2000）。我们以通道0为例，拆解关键寄存器。

5.1 通道配置步骤分解

一个典型的DMA传输配置流程如下，我们将其映射到具体的寄存器操作：

1. 通道与外设绑定（CHCTL0/CHCTL1）： 在启动传输前，需要告诉DMA控制器这个通道服务于哪个外设。这是通过CHCTL0（通道0-7）和CHCTL1（通道8-13）寄存器完成的。每个通道占用4个比特，可以映射到UART0、SPI1、ADC等具体外设。

   // 将DMA通道0分配给UART0外设 // CHCTL0寄存器的CH0字段（比特3-0）设置为0x0 volatile uint32_t *chctl0 = (volatile uint32_t *)0x40000000; *chctl0 &= ~(0xF << 0); // 清零CH0字段 *chctl0 |= (0x0 << 0); // 赋值0x0代表UART0

2. 配置作业控制参数（CHxJCTL）： 这是核心配置寄存器，定义了传输的“工作模式”。

   • WORDSIZE[1:0]：字大小。00=32位，01=16位，10=8位。这决定了每次传输操作的基本数据宽度。
   • BLKSIZE[21:16]：块大小（以字为单位）。如前所述，这影响仲裁粒度和传输效率。
   • SRCDSTCFG：方向控制。0表示从外设到内存（Periph -> Mem），1表示从内存到外设（Mem -> Periph）。
   • BLKMODESRC/BLKMODEDST：源/目标地址环绕模式（块模式）。常用于循环缓冲区。1表示启用，当地址增加到块边界时会自动回绕到起始地址。
   • FIFOMODS/FIFOMODD：源/目标FIFO模式。用于匹配外设FIFO或实现特定数据流模式。

   // 配置通道0的作业控制寄存器 (CH0JCTL, offset 0x101C) volatile uint32_t *ch0_jctl = (volatile uint32_t *)0x4000101C; uint32_t jctl_val = 0; jctl_val |= (0x00 << 0); // WORDSIZE: 32-bit words jctl_val |= (0x10 << 16); // BLKSIZE: 16 words per block (16 * 4 = 64 bytes) jctl_val |= (0 << 29); // SRCDSTCFG: 0 = Peripheral is source (e.g., UART RX) // BLKMODE, FIFOMODE等根据需求设置，这里假设为0 *ch0_jctl = jctl_val;

3. 设置地址指针（CHxTIPTR, CHxTOPTR）： 分别写入源地址（输入指针）和目标地址（输出指针）。对于内存到内存的传输，两者都指向内存地址；对于外设到内存，输入指针可能是一个固定的外设数据寄存器地址。

   volatile uint32_t *ch0_tiptr = (volatile uint32_t *)0x40001004; // CH0TIPTR volatile uint32_t *ch0_toptr = (volatile uint32_t *)0x40001008; // CH0TOPTR *ch0_tiptr = (uint32_t)&UART0_DR; // 源：UART0数据寄存器地址 *ch0_toptr = (uint32_t)rx_buffer; // 目标：内存中的缓冲区地址

4. 设置传输控制（CHxTCTL）： 配置本次传输的具体参数。

   • TRANSB[13:0]：本次作业需要传输的总字节数。这是触发传输完成中断的依据。
   • BURSTREQ：如前所述，尾部突发请求使能。
   • ENDIANESS：字节序设置，用于处理大小端转换，在与特定外设或网络数据交互时非常重要。

   volatile uint32_t *ch0_tctl = (volatile uint32_t *)0x4000100C; // CH0TCTL uint32_t tctl_val = 0; tctl_val |= (256 & 0x3FFF); // TRANSB: 传输256字节 // tctl_val |= (1 << 16); // 可选：使能BURSTREQ *ch0_tctl = tctl_val;

5. 启动传输（CHxTCTL2.CMD）： 向命令寄存器（CMD字段）写入1（Run命令）来启动传输。这是一个只写（Write-only）触发操作。

   volatile uint32_t *ch0_tctl2 = (volatile uint32_t *)0x40001010; // CH0TCTL2 *ch0_tctl2 = 0x1; // 写入CMD字段值为1，启动传输

6. 监控状态与处理完成（CHxSTA, CHxTSTA）： 传输启动后，可以通过状态寄存器监控。

   • CHxSTA.RUN：通道是否正在运行（包括等待仲裁）。
   • CHxSTA.FSMSTATE：通道状态机的详细状态（IDLE, COPY, DONE等），用于深度调试。
   • CHxSTA.HWEVENT：硬件事件状态位，指示传输完成（TRANS DONE）或发生异常（EXCEPTION）。
   • CHxTSTA.REMAINB：剩余字节数，可用于查询传输进度。
   • CHxTSTA.STA：传输状态位，如果发生总线错误等，此位会置起，通道进入异常（Exception）状态。 通常，我们会使能DMA完成中断，在中断服务程序（ISR）中检查状态并处理数据。

5.2 关键寄存器字段速查表

为了便于参考，下表整理了最关键的几个寄存器字段及其作用：

6. 实战中的常见问题与调试技巧

理论配置看似直接，但实际调试中总会遇到各种“坑”。以下是我在多个项目中总结出的常见问题与解决思路。

6.1 传输不启动或数据错误

1. 检查外设的DMA请求是否使能：这是最容易被忽略的一步！DMA控制器需要外设主动发出请求信号。例如，对于UART，你需要同时使能UART本身的DMA发送/接收请求（通常通过UART控制寄存器如UARTCR3中的DMAT/DMAR位），而不仅仅是配置DMA控制器。
2. 确认通道与外设映射正确：仔细核对CHCTL0/1寄存器的配置，确保通道号与外设枚举值对应。手册中0h=UART0, 1h=UART1...，别搞混。
3. 源/目标地址和方向：检查TIPTR和OPTR地址是否有效（是否在可访问的内存区域）。确认SRCDSTCFG方向设置是否正确。从UART读数据到内存，方向是外设为源（SRCDSTCFG=0），源地址是UART数据寄存器，目标地址是内存缓冲区。
4. 字大小匹配：确保WORDSIZE与外设的数据宽度一致。从8位UART读数据，字大小应设为8位。如果设为32位，DMA会一次读4个字节，但UART每次只产生1字节数据，会导致数据错位和缓冲区溢出。
5. 缓冲区对齐与长度：虽然硬件支持非对齐，但若地址严重不对齐（如跨缓存行边界），在某些架构上仍可能引发性能问题或错误。确保缓冲区长度至少不小于你要传输的字节数。

6.2 传输中途停止或无法完成

1. 检查TRANSB（传输字节数）：这是DMA判断任务完成的唯一依据。确保你设置的字节数正是你期望传输的数量。一个常见的错误是设置了错误的字节数，导致DMA提前结束或一直等待不存在的字节。
2. 监控CHxTSTA.REMAINB：在调试时，可以定期读取此寄存器。如果剩余字节数卡住不变，说明DMA没有在搬数据。原因可能是外设没有产生请求，或者总线访问被阻塞（例如，访问了无效地址触发总线错误，通道进入Exception状态）。
3. 检查CHxSTA.HWEVENT和CHxTSTA.STA：如果STA位为1，表示发生了总线错误（如访问了受保护的内存区域）。通道会进入EXCEPTION状态并停止。此时，必须向CMD字段写入4（INIT命令）来清除异常状态，然后重新配置并启动通道。单纯地再次写入RUN命令是无效的。
4. 中断冲突：确保DMA完成中断被正确使能，并且中断服务程序（ISR）被正确注册和响应。在ISR中，需要清除相应的中断标志位（通常在外设或DMA全局事件寄存器中），否则会持续进入中断。

6.3 多通道性能调优与优先级死锁

1. 通道饥饿诊断：如果某个低优先级通道的数据总是延迟，检查高优先级通道的MAXBLOCKS设置是否过小，导致高优先级通道频繁被中断，实际吞吐量下降；或者是否过大，导致低优先级通道长期得不到服务。使用逻辑分析仪或系统跟踪工具观察各通道的仲裁序列。
2. 块大小（BLKSIZE）的权衡：
   • 增大BLKSIZE：减少仲裁次数，提高总线突发传输效率，适合大数据量、连续传输的通道（如显示屏刷新、音频流）。
   • 减小BLKSIZE：增加仲裁频率，提高系统的响应性和公平性，适合多个小数据量、高实时性要求的通道（如多个UART、SPI从设备）。
   • 混合设置：在一个系统中，可以给高吞吐量通道设置大块，给高实时性通道设置小块但赋予高优先级。
3. 内存访问冲突：如果多个DMA通道和CPU核心频繁访问同一块内存或同一总线（如Flash），可能会造成拥塞。考虑使用不同的内存区域（如SRAM分割），或者利用DMA的“双缓冲”（Double Buffer）技术，让DMA和CPU交替操作两块缓冲区。

6.4 调试工具与技巧

1. 寄存器打印：在调试初期，编写一个函数，将所有相关DMA通道的配置寄存器、状态寄存器以十六进制打印出来，与你的配置预期进行比对。
2. 使用调试器观察内存：在目标内存缓冲区设置硬件观察点（Hardware Watchpoint）或定期检查内存内容，确认数据是否被正确写入。
3. 利用状态机（FSMSTATE）：当DMA行为异常时，读取CHxSTA.FSMSTATE字段。它能告诉你通道当前处于IDLE、PENDING_ARB（等待仲裁）、COPY、DONE等具体状态，对于定位卡在哪个环节非常有帮助。
4. 简化测试：在复杂系统调试前，先做一个最小测试——配置一个通道进行内存到内存的传输。这可以排除外设配置的干扰，验证DMA控制器本身的基本功能是否正常。

DMA控制器的深入理解和熟练配置，是嵌入式高手与新手之间的分水岭之一。它不再是一个黑盒的“数据搬运工”，而是一个你可以精确调控其行为、最大化系统性能的关键组件。从块传输的拆分逻辑，到硬件对齐的默默支持，再到多通道间精细的优先级调度，每一个细节都影响着最终系统的效率与稳定。希望这篇结合了机制剖析、寄存器操作和实战经验的解析，能帮助你在下一个项目中更好地驾驭DMA。