1.需求分析

输入是什么

输出是什么

数据速率是多少

时钟是多少

延迟要求

是否允许丢失数据

是否缓存

是否需要PS配合

2.架构设计

模块怎么划分

数据怎么流动

哪些模块属于不同的时钟域

使用哪些IP核

哪些逻辑需要自己编写

PS和PL如何分工

3.完成RTL各功能模块的编写

4.编写仿真激励，进行仿真验证

正常情况

异常情况

5.添加约束

引脚IO端口约束

电平约束

点80I/O ports进行引脚约束和电平约束，然后ctrl+s保存

时钟约束

点击 constraints wizard 约束成功之后

再点击edit timing constraints添加到.XDC文件中

6.综合

7.实现

生成Bitstream,这里需要进行选择生成bit、bin文件

bit文件使用JTAG 直接下载到 FPGA，在调试阶段进行快速验证 断电丢失

bin文件直接固化在FLASH中，断电不丢是